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verilog语言期末试题及答案

一、选择题（本题型共15题，每题2分，共30分）

1.VerilogHDL中，用于描述组合逻辑电路的过程块是？

A.always@()

B.always@(posedgeclk)

C.initial

D.always@(negedgeclk)

2.Verilog-2001标准新增的数据类型是？

A.wire

B.reg

C.integer

D.logic

3.模块声明中端口列表的作用是？

A.定义模块接口

B.存储数据

C.声明变量类型

D.定义内部参数

4.阻塞赋值与非阻塞赋值的核心区别是？

A.非阻塞赋值只能用于always块

B.阻塞赋值立即生效，非阻塞赋值块结束后生效

C.阻塞赋值用于组合逻辑，非阻塞用于时序逻辑

D.两者无区别

5.定义模块输入端口的关键字是？

A.output

B.input

C.inout

D.parameter

6.Verilog中reg类型变量默认初始值是？

A.0

B.1

C.x（不定值）