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vivo芯片前端暑期实习笔试题目

考试时间：______分钟总分：______分姓名：______

一、选择题

1.以下哪个不是Verilog中的基本数据类型？

A.reg

B.wire

C.integer

D.struct

2.在Verilog中，执行阻塞赋值语句`a=b;`后，信号`a`的变化是在当前时间步的末尾还是立即？

A.立即

B.当前时间步的末尾

C.取决于`a`和`b`的类型

D.编译器决定

3.以下关于`always@(posedgeclk)`和`always#1posedgeclk`语句的描述，哪项是正确的？

A.两者完全等价。

B.两者描述的触发条件不同。

C.`always#1posedgeclk`表示在时钟上升沿后1单位时间触发。

D.`always@(posedgeclk)`在时钟上升沿触发，但具体触发时刻可能延迟1单位时间。

4.在Verilog中，用来表示无符号整数的默认数据类型是？

A.reg

B.wire

C.integer

D.real

5.以下哪个Verilog表达式是合法的？

A.`a