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中国核工业集团FPGA校招笔试真题.docx

考试时间：______分钟总分：______分姓名：______

一、选择题

1.下列哪个逻辑门是“与”门和“或”门的组合？

A.非门(NOT)

B.异或门(XOR)

C.与非门(NAND)

D.与或非门(NOR)

2.在同步时序逻辑电路中，决定电路状态转换时刻的是？

A.输入信号

B.时钟信号

C.复位信号

D.任意组合

3.下列关于VerilogHDL描述中，正确的是？

A.`always@(posedgeclk)`和`always#10`都能产生周期性时钟。

B.在组合逻辑中，可以使用`reg`数据类型。

C.`assign`语句用于连续赋值，其右侧表达式在每次右侧信号变化时都会计算。

D.`casez`语句可以匹配包含未知值的模式。

4.FPGA中的查找表（LUT）本质上是一个？

A.触发器

B.小型RAM

C.硬件逻辑门

D.CPU核心

5.在FPGA设计中，约束文件（如UCF）主要用于？

A.描述设计功能

B.定义物理布局

C.指定时序要求

D.编写测试代码

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