中国铁路工程集团FPGA暑期实习真题及答案.docxVIP

中国铁路工程集团FPGA暑期实习真题及答案.docx

考试时间：______分钟总分：______分姓名：______

一、选择题（请将正确选项的字母填入括号内）

1.下列哪一项不属于FPGA的主要组成部分？

A.可编程逻辑块（CLB/SLX）

B.块RAM（BRAM）

C.输入/输出块（IOB）

D.中央处理器（CPU核心）

2.在Verilog/VHDL中，用于描述组合逻辑电路的结构化描述方式是？

A.`always@(posedgeclk)`

B.`always@(*)`

C.`initialbegin...end`

D.模块实例化

3.以下关于时序逻辑电路的说法，错误的是？

A.时序逻辑电路的输出不仅取决于当前输入，还取决于电路的过去状态。

B.D触发器是常用的时序逻辑单元。

C.时序逻辑电路不存在竞争冒险现象。

D.设计时序逻辑电路需要考虑时钟频率和建立保持时间。

4.下列哪种方法不是常用的FPGA代码优化手段？

A.使用查找表（LUT）实现复杂函数

B.减少逻辑级数

C.增加时钟域

D.合理利用块RAM资源

5.在FPGA开发流程中，综合阶段的主要任务是将HDL代码转换为？