中国铁路工程集团FPGA暑期实习笔试题目.docxVIP

中国铁路工程集团FPGA暑期实习笔试题目

考试时间：______分钟总分：______分姓名：______

一、选择题（每题2分，共20分）

1.下列哪个选项是组合逻辑电路的特点？

A.具有记忆功能

B.输出状态仅取决于当前输入状态

C.需要时钟信号触发

D.输出状态受内部触发器状态影响

2.在Verilog中，`reg`类型和`wire`类型的主要区别在于？

A.`reg`可以用于连续赋值，`wire`只能用于过程赋值

B.`reg`有存储能力，`wire`没有存储能力

C.`reg`用于表示组合逻辑，`wire`用于表示时序逻辑

D.`reg`是硬件寄存器，`wire`是软件变量

3.下列关于触发器的描述，错误的是？

A.D触发器有一个数据输入端D

B.JK触发器有两个数据输入端J和K

C.T触发器每个时钟周期翻转一次状态

D.触发器是组合逻辑电路的基本单元

4.在FPGA设计中，下列哪个选项属于前端设计阶段？

A.布局布线

B.逻辑综合

C.时序分析

D.下载编程

5.下列哪个选项是同步设计的优点？

A.提高系统功耗

B.减少时钟偏移

C.增加电路复杂