IEC 63011-2：2018 集成电路.三维集成电路.第2部分具有细间距互连的叠层模具的对准标准立项发展报告.docxVIP

集成电路三维集成电路第2部分：具有细间距互连的叠层模具的对准标准立项发展报告

英文标题：StandardizationDevelopmentReport:IntegratedCircuits–ThreeDimensionalIntegratedCircuits–Part2:AlignmentofStackedDiesHavingFinePitchInterconnect

摘要

随着摩尔定律逐渐逼近物理极限，三维集成电路（3DIC）技术通过垂直堆叠芯片并利用硅通孔（TSV）与细间距互连实现层间高密度连接，已成为延续集成电路性能提升的关键路径。在3DIC制造流程中，叠层模具的对准精度直接决定了互连良率与器件可靠性，尤其是当互连间距缩小至微米乃至亚微米级别时，对准误差控制成为制约产业化的核心工艺瓶颈。IEC63011-2:2018《集成电路三维集成电路第2部分：具有细间距互连的叠层模具的对准》由国际电工委员会于2018年11月正式发布，为3DIC叠层模具对准环节提供了统一的术语定义、技术要求与测量评价方法。本报告系统梳理了该标准的立项背景、编制过程、主要技术内容及实施意义，分析了标准在细间距互连对准精度、对准标记设计、测量方法等方面的规范化贡献，并结合当前三维集成技术发展趋势，对该标准在产业中的应用前景与后续修订方向提出了建议。