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某半导体公司数字IC设计人才引进笔试题

考试时间：______分钟总分：______分姓名：______

一、选择题（每题2分，共20分）

1.下列哪一项不属于组合逻辑电路的特点？

A.输出仅取决于当前输入状态

B.具有记忆性，需要反馈网络

C.输入信号的改变会立即引起输出信号的改变

D.无零点（不存在输出始终为0的情况）

2.在同步时序逻辑电路中，确保电路能够正确建立和保持输入信号，以满足时序要求的是：

A.时钟信号

B.输入信号

C.输出信号

D.清零/置位信号

3.以下关于VerilogHDL描述中，错误的是：

A.`wire`类型用于表示组合逻辑连接

B.`reg`类型用于表示存储单元，需要时钟边沿触发或连续赋值来改变其值

C.`module`关键字用于定义一个硬件模块

D.`always@(posedgeclkornegedgereset_n)`语句描述了一个在时钟上升沿或异步复位下降沿触发的过程块

4.在逻辑综合过程中，目标是将HDL代码转换成：

A.仿真模型

B.物理布局

C.门级网表（由基本逻辑门和互连构成）

D.测试平台

5.以下哪个选项是静态时序分析（ST