禾赛科技数字IC设计竞聘模拟卷.docxVIP

禾赛科技数字IC设计竞聘模拟卷.docx

考试时间：______分钟总分：______分姓名：______

一、选择题（每题只有一个正确答案，请将正确选项的首字母填入括号内。每题2分，共20分）

1.下列哪一项不是组合逻辑电路的特点？

A.具有记忆性

B.输出仅取决于当前输入

C.存在反馈回路（假设为非寄存器级）

D.建立时间和保持时间约束

2.在VerilogHDL中，用于表示“或”逻辑运算的运算符是？

A.

B.||

C.~

D.!

3.下面哪种逻辑门是功能完备的（用该种门可以构建任何其他逻辑门）？

A.与门（AND）

B.或门（OR）

C.非门（NOT）

D.异或门（XOR）

4.在进行静态时序分析（STA）时，哪个参数表示信号必须在其时钟的上升沿之前到达的最早时间？

A.建立时间（SetupTime）

B.保持时间（HoldTime）

C.传输延迟（PropagationDelay）

D.延迟时间（DelayTime）

5.以下哪个EDA工具主要用于数字逻辑仿真？

A.SynopsysDesignCompiler

B.CadenceInnovu