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第五章 中央处理器 5.1 CPU的组成和功能5.1.1 CPU的功能 　 5.1.2 CPU的基本组成 　 5.1.3 CPU中的主要寄存器 5.1.4 操作控制器与时序产生器 5.2 指令周期5.2.1 指令周期的基本概念 5.2.2 非访内存指令的指令周期 5.2.3 取数指令的指令周期 5.2.4 存数指令的指令周期　 5.2.5 空操作指令和转移指令的指令周期 5.2.6 五条指令的取指和执行过程 5.2.7 用方框图语言表示指令周期　 5.3 时序产生器和控制方式 5.3.1 时序信号的作用和体制 5.3.2 时序信号产生器 5.3.3 控制方式 5.4 微程序控制器 5.4.1 微命令和微操作　 5.4.2 微指令和微程序 5.4.3 微程序控制器原理框图 5.4.4 微程序举例 5.4.5 CPU周期与微指令周期的关系 5.4.6 机器指令与微指令的关系 5.5 微程序设计技术5.5.1 微命令编码　 5.5.2 微地址的形成方法 5.5.3 微指令格式 5.5.4 动态微程序设计 5.6 硬布线控制器1. 基本思想 2. 指令执行流程 3. 微操作控制信号的产生 5.7 传统CPU 5.7.1 M6800 CPU 　 5.7.2 Intel 8088 CPU 　 5.7.3 IBM 370 系列 CPU 5.7.4 Intel 80486 CPU 5.8 流水CPU5.8.1 并行处理技术 5.8.2 流水CPU的结构 5.8.3 流水线中的主要问题 5.8.4 pentium CPU 5.9 RISC CPU5.9.1 RISC CPU 　 5.9.2 RISC CPU实例 —— MC 88110 CPU 5.10 多媒体CPU 5.10.1 多媒体CPU 　 5.10.2 MMX技术 5.10.3 动态执行技术 本章小结 　 作业： (1) 延迟转移法: 由编译程序重排指令序列来实现。基本思想是“先执行再转移”，即发生转移取时并不排空指令流水线，而是让紧跟在转移指令Ib之后已进入流水线 的少数几条指令继续完成。如果这些指令是与Ib结果无关的有用指令，那么延迟损失时间片正好得到了有效的利用。 (2) 转移预测法: 用硬件方法来实现，依据指令过去的行为来预测将来的行为。通过使用转移取和顺序取两路指令预取队列器以及目标指令cache，可将转移预测提前到取指阶段进行，以获得良好的效果。 【例4】流水线中有三类数据相关冲突：写后读相关；读后写相关；写后写相关。判断以下三组指令各存在哪种类型的数据相关。 (1) I1: ADD R1，R2，R3 ； (R2) + (R3)-R1 　 I2: SUB R4，R1，R5 ； (R1) - (R5)-R4 (2) I3: STA M(x)，R3 ； 　 (R3)-M(x)，M(x)是存储器单元 　I4: ADD R3，R4，R5 ； 　(R4)+(R5)-R3 (3) I5: MUL R3，R1，R2 ； (R1)×(R2)-R3 I6: ADD R3，R4，R5 ； (R4) + (R5)-R3 【解】 第(1)组指令中，I1指令运算结果应先写入R1，然后在I2指令中读出R1内容。由于I2指令进入流水线，变成I2指令在I1指令写入R1前就读出R1内容，发生RAW相关。 第(2)组指令中，I3指令应先读出R3内容并存入存储单元M(x)，然后在I4指令中将运算结果写入R3。但由于I4指令进入流水线，变成I4指令在I3指令读出R3内容前就写入R3，发生WAR相关。 第(3)组指令中，如果I6指令的加法运算完成时间早于I5指令的乘法运算时间，变成指令I6在指令I5写入R3前就写入R3，导致R3的内容错误，发生WAW相关 。 1. pentium的技术性能 　　pentium是Intel公司生产的超标量流水处理器，早期使用5V工作电压，后期使用3.3V工作电压。CPU的主频是片外主总线时钟频率(60MHz或66MHz)的倍频，有120，166，200MHz等多种。 　　CPU内部的主要寄存器宽度为32位，故认为它是一个32位微处理器。但它通向存储器的外部数据总线宽度为64位，每次总线操作可以同时传输8个字节。以主总线(存储器总线)时钟频率66MHz计算，64位数据总线可使CPU与主存的数据交换速率达到528MB/s。CPU支持多种类型的总线周期，其中一种称猝发模式，在此模式下，可在一个总线周期内读出或写入