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作者：信息与电子工程系 屈民军 学时分配：共8学时 教学目标：通过本章的学习，掌握Verilog　HDL硬件描述语言。 二 initial过程块 7.8.3 while和forever语句 第七章 用Verilog HDL设计数字电路 7.9 常用组合电路的设计 7.9.2译码器、编码器 7.9.3 数据选择器 7.9.4 奇偶校验器 7. 9 .5 ：BCD码-七段 译码器(共阴) 7.9.6 运算电路（补充） 一、加法器： 二、比较器 7.10 常用时序电路模块的设计 7.10.1 D触发器 7.10.2 数据锁存器（latch） 7.10.3 数据寄存器 7.10.4 移位寄存器（单向） 7.10.5 计数器 一、可预置的n位二进制计数器（带异步清0） 二、任意进制计数器（带异步清0） 三、可预置的加减计数器 四、BCD码计数器 习题： 例. 8位数据寄存器 module reg8(out_data,in_data,clk,clr); output[7:0] out_data; input clk,clr; input[7:0] in_data; reg[7:0] out_data; always @ (posedge clk or posedge clr) begin if(clr) ou