【试题资料】数字电子技术测验试卷七.docVIP

数字电子技术试题七 一、选择正确答案填空。（10分，每小题5分） 1.电路如图1.1所示。Qn+1= ＋A的电路是 。 (a) (b) (c) (d) 图1.1 2.TTL主从JK触发器如图1.2(a)所示，初态为0，已知CP、A、B和SD的波形，请判断Q的波形，它应为（A）、（B）、（C）、（D）中的 。 （a） (b) 图1.2 二.将负边沿触发的JK触发器转换为T′触发器时，在不添加任何其它器件的条件下，有几种连接方案？请画出外部连接图（12分）。 三.电路如图3.1所示。（20分） 分析计数器电路，设触发器初态为Q3Q2Q1＝001，指出计数器的模，画出状态转换图和电路时序图。 若在使用过程中F2损坏，欲想用一负边沿D触发器代替，问电路应作如何修改，才能实现原电路功能。画出修改后的电路图。（可只画修改部分电路）。 图3.1 四.中规模同步四位二进制计数器和引脚简图分别如表4.1和图4.1所示。（15分） 1.请用置零法设计一个七进制加法计数器，其状态转换要求如图4.2所示。 2.试用一片74161及图4.3电路设计一个能自动完成加、减循环计数的计数器。即能从000加到111，再从111减到000循环，要有简要的设计过程。 74161（74LS161）的功能表 cp CR LD P T D3 D2 D1 D0 Q3 Q2 Q1 Q0 × × 0 × × × × × × × × 0 0 0 0 ↑ 1 × 0 × × A B C D A B C D × 1 1 0 × × D0 × × × 保 持 × 1 1 × × × × 0 × × × × ↑ 1 × 1 1 1 × × × × 计 数 Q3Q2Q1Q0： 五.集成定时器CC7555的电路如图5.1（a）所示。(15分) 用该集成定时器及在规格为100kΩ，200kΩ，500kΩ的电阻，0.01μF，0.1μF，1μF电容器中选择合适的电阻和电容，设计一个满足图5.1（b）所求波形的单稳态触发器。 用该集成定时器设计一个斯密特触发器，画出斯密特触发器的电路图。当输入为图5.2所示的波形时，画出斯密特触发器的输出u0波形 (a) (b) 图5.1 图5.2 六.(17分）双积分式A／D如图6.1所示 若被测电压uI(max)＝2V，要求分辨率≤0.1mV，则二进制计数器的计数总容量N应大于多少？ 需要多少位的二进制计数器？ 若时钟频率fcp=200kHz，则采样保持时间为多少？ 若fcp=200kHz，∣uI∣＜∣uREF∣＝2V，积分器输出电压的最大值为5V，此时积分时间常数RC为多少毫秒？ 图6.1 七.现有如图7.1所示的4×4字位RAM若干片，如要把它们扩展成8×8字位RAM。（11分） 试问需要几片4×4字位RAM？ 画出扩展后电路图（可用少量与非门）。 图7.1 数字电子技术试题七答案 一、共10分 5分/题 （1） （C） （2） （B） 二、共12分 6分/波形 波形： 电路波形如左，它是一个单发脉冲发生器，A可以为随机信号，每一个A信号的下降沿后；Q2端输出一个脉宽周期的脉冲。 三、共20分 1.写出每级触发器的状态方程（6分） 所以波形图为（3） 电路是一个同步五进制可以自启动的加法计数器（2分） 2.（5分） ，当时，，当出现011状态时，使计数器的状态清0，故此种情况下，整个电路功能为一个三进制加法计数器。 四、共5分 （1）6分 （2）9分 1.进行加法计数实验时的电路连接如图，CP－=“1”，CP+接计数脉冲，Cr=0，接“1”，输出为QD、QC、QB、QA。 2.要求按8421编码十进制减法计数时，状态转换图为 由功能表可知，CT215是异步置数，因此当出现0000后，先出现1111，才能把计数器置成1001，随后开