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简易逻辑分析仪 本设计要求制作一台8 路数字信号发生器与简易逻辑分析仪，其结构框图如7-33图所示。具体要求如下： 1、基本要求 （1）制作数字信号发生器 能产生8 路可预置的循环移位逻辑信号序列，输出信号为TTL 电平，序列时钟频率为100Hz，并能够重复输出。逻辑信号序列示例如图7-34所示。 （2）制作简易逻辑分析仪 a． 具有采集8 路逻辑信号的功能，并可设置单级触发字。信号采集的触发条件为各路被测信号电平与触发字所设定的逻辑状态相同。在满足触发条件时，能对被测信号进行一次采集、存储。 b． 能利用模拟示波器清晰稳定地显示所采集到的8路信号波形，并显示触发点位置。 c． 8位输入电路的输入阻抗大于50kΩ，其逻辑信号门限电压可在0.25~4V范围内按16级变化，以适应各种输入信号的逻辑电平。 d． 每通道的存储深度为20bit。 图7-33 信号发生器与简易逻辑分析仪系统组成框图 2．发挥部分 （1）能在示波器上显示可移动的时间标志线，并采用LED 或其它方式显示时间标志线所对应时刻的8 路输入信号逻辑状态。 （2）简易逻辑分析仪应具备3 级逻辑状态分析触发功能，即当连续依次捕捉到设定的3 个触发字时，开始对被测信号进行一次采集、存储与显示，并显示触发点位置。3 级触发字可任意设定（例如：在8 路信号中指定连续依次捕捉到两路信号11、01、00作为三级触发状态字）。 （3）