Quartus中仿真出现错误解决方案汇总.pdfVIP

一、Quartus 中仿真时出现no simulation input file assignment specify 解 决方法 翻译成中文就是仿真文件没有被指定，要仿真的话先要建一个仿真文件: file - new - 选择 Other file 选项卡 - Vector Waveform File 然后把输入输出端口加进去，再设置输入的信号，保存，就可以仿真了。 如果你之前已经建立过了，就打开 assignments-settings-simulator settings 看里面的有个文本框 simulation input 里面是否为空，为空的话就 要找到你所建立的 Vector Waveform File 文件，是以*.VWF 结尾的，如果没找 到，你又以为你建立了 Vector Waveform File ,很可能粗心的你还没保存 Vector Waveform File ,保存了才会在 project 里面找到。找到之后进行仿真，如果是 functional simulation，要做processinggenerate functional simulation netlist..不然会出现:Error: Run Generate Functional Simulation Netlist (quartus_map bmg_control--generate_functional_sim_netlist) to generate functional simulation netlist for top level entity bmg_control before running the Simulator (quartus_sim)之类的错误。最后在进行仿真，就可以 看到波形图了 二、Error (10137): Verilog HDL Procedural Assignment error at SHIFT.v(16): object Data on left-hand side of assignment must have a variable data type 错误：对 Data 未定义其变量类型，比如 reg [3:0] Data 三、Quartus II 常见错误 1.Found clock-sensitive change during active clock edge at time time on register name 原因：vector source file 中时钟敏感信号（如：数据，允许端，清零， 同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。 其后果为导致结果不正确。 措施：编辑 vector source file 2.Verilog HDL assignment warning at location: truncated with size number to match size of target (number 原因:在 HDL 设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为 32 位,将位数裁定到合适的大小 措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定 的位数 3.All reachable assignments to data_out(10) assign 0, register removed by optimization 原因:经过综合器优化后，输出端口已经不起作用了 4.Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results 原因:第 9 脚，空或接地或接上了电源 措施:有时候定义了输出端口，但输出端直接赋 ‘0’，便会被接地，赋 ‘1’ 接电源。 如果你的设计中这些端口就是这样用的，那便可以不理会这些 warning 5.Found pins ing as undefined clocks and/or memory enables 原因:是你作为时钟的 PIN 没有约束信息。可以对相应的 PIN 做一下设定就 行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如 flip-flop