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时钟发生器：
module clk_gen (clk,reset,clk1,fetch,alu_clk);
input clk,reset;
output clk1,fetch,alu_clk;
wire clk,reset;
reg fetch,alu_clk;
reg[7:0] state;
parameter S1 = 8
S2 = 8
S3 = 8
S4 = 8
S5 = 8
S6 = 8
S7 = 8
S8 = 8
idle = 8
assign clk1 = ~clk;
always @(negedge clk)
if(reset)
begin
fetch = 0;
alu_clk = 0;
state = idle;
end
else
begin
case(state)
S1:
begin
alu_clk=1;
state=S2;
end
S2:
begin
alu_clk=0;
state=S3;
end
S3:
begin
fetch=1;
state=S4;
end
S4:
begin
state=S5;
end
S5:state=S6;
S6:state=S7;
S7:
begin
fetch=0;
state=S8;
end
S8:
begin
state=S1;
end
idle: state=S1;
default:state=idle;
endcase
end
endmodule
指令寄存器：
module register(opc_iraddr,data,ena,clk,rst);
output [15:0] opc_iraddr;
input [7:0]data;
input ena,clk,rst;
reg [15:0]opc_iraddr;
reg state;
always@(posedge clk)
begin
if(rst)
begin
opc_iraddr=16b0000_0000_0000_0000;
state=1b0;
end
else
begin
if(ena)
begin
casex(state)
1b0: begin
opc_iraddr[15:8]=data;
state=1;
end
1b1: begin
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