基于FPGA平台的四位抢答器设计.docVIP

现代电子系统设计综合题目—— 抢答器 班级：电子信息工程（4）班 姓名：尹燕宁 学号日期：2011-12-14 合作者：王启俊 摘要 按照抢答器的设计要求，本设计主要实现以下基本功能： (1) 抢答器可以容纳四组参赛队进行抢答。 (2)系统复位后进入抢答状态，抢答开始后20秒倒计时，20秒倒计时后无人抢答显示超时，并报警。 (3)能显示抢答台号，且一组抢答后，则不接纳其他组抢答。 根据其设计要求，经过仔细试验和比较开始时所设想的两种方案，采用了以下方案以满足要求：倒计时模块应用动态显示方法显示两位变化的数字，倒计时过程中无人抢答则在计时结束后触发bell信号发出报警声表示超时，有人抢答时则首先按下按钮的人通过一个stop信号屏蔽掉其他人的抢答信号，且不再计时。 在具体实现方案时，根据给定的电子综合设计实验箱的模块和已有元件的限制，对方案进行了如下调整和补充：首先是进行时钟信号分频，由给定的50MHz的时钟分成1Hz，以实现按秒倒计时；其次是倒计时显示的两位数字，由于只有一个静态显示数码管且被用于显示抢答台号，所以必须运用动态显示来进行两位数字的显示和控制；最后是复位后的初值设定，以使上一次抢答的结果不会影响下一次的抢答过程，增加电路的稳定性。 经过仿真以及实验，本设计能够圆满完成设计要求，且具有电路简洁、方案易懂、操作方便、抗干扰性强等特点，经过适当的轻微改造即可作为实际比赛时的四组抢答器，效果良好。 目录 方案的论证与设计 理论计算 电路图及相关设计文件 仿真与测试分析 设计总结 参考文献 附件（含完整电路图、VHDL设计文件） 方案的论证与设计 为便于进行电路的方案设计和模块化设计，首先根据要求画出实现抢答器功能的系统框图如下所示： 根据其设计要求，按照现有的知识水平和实验设备，提出了以下两种实现抢答器的方案： （一）倒计时部分采用静态显示，方便简单。 四人抢答部分根据抢答信号的高低来判断是否继续倒计时并且屏蔽掉其他后来的抢答信号。但这样做时代码冗长且最大的缺陷在于，一般抢答器按钮属于按下后立即恢复（即由高电平变为低电平再恢复高电平）的形式，这样在它恢复高电平之后会触发倒计时模块继续计时且可能接纳其他组的抢答信号，从而变成最后一个按下按钮的反而抢答成功，这样是错误的。 分频部分采用2n分频，计算出合适的n让2n接近这样就可以利用曾经学习过的分频器来分频，这样做虽然简单但不够精确，倒计时时可能与实际的秒表计时相比误差很大。 （二）倒计时部分采用动态显示，这是由给定的实验箱的元器件的限制而必须采用的方法，实验箱中有8个动态显示数码管，取其前两个，但仍须用动态显示方法显示倒计时的数字。 四人抢答部分通过一个stop信号来实现第一个抢答信号到达之后就忽略其他信号，当第一个信号到达后stop=1，同时使倒计时停止和屏蔽掉其他后来信号，这样做代码简单且达到了预期的效果。 分频部分为让计时更加精确，采用了一个计数信号i，时钟脉冲为50MHz，则每当i计让倒计时减少1秒，这样做减小了误差，提高了计时精确性。 经过上述两种方案的分析与比较，可以看到第二种方案具有很高的正确性和一些第一种方案所不具有的优点，综合考虑现有设备及抢答器设计的可靠性、精确性和简洁性，最终决定采用第二种方案来编写VHDL语言和设计电路图。 理论计算 本设计需要的理论计算主要是以下几个方面： 计数信号i的二进制位数：由于要求i最大要计所以应该有2n解得n应该不小于26位，取位数n=26。 每个数字的七段编码： 0——1111110， 1——0110000 2——1101101， 3——1111001 4——0110011， 5——1011011 6——1011111， 7——1110010 8——1111111， 9——1111011 第三章 电路图及相关设计文件 1．设计程序如下： 模块一：抢答信号输入以及计时模块（用VHDL语言编写） library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY qdq IS PORT (CLK:IN std_logic; A,B,C,D:IN std_logic; rst:IN std_logic; qh:OUT std_logic_vector(6 downto 0); ql:OUT std_logic_vector(6 downto 0); q:BUFFER std_logic_ve