【毕业论文设计】基于FPGA多功能数字钟设计.docVIP

基于FPGA多功能数字钟设计 摘 要 EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL和C语言在FPGA实验板上设计一个电子数字钟，总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计数模块、处理器及外设模块，并且使用QuartusII运用VHDL语言对分频和计数两个模块进行硬件电路设计和电路波形仿真，该设计采用自顶向下、实现数字钟的设计、下载和调试。VHDL是一种全方位的硬件描述语言，具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门级这三个不同层次的设计；支持结构、数据流、行为三种描述形式的混合描述，覆盖面广，抽象能力强，因此在实际应用中越来越广泛。ASIC是专用的系统集成电路，是一种带有逻辑处理的加速处理器；而FPGA是特殊的ASIC芯片，与其它的ASIC芯片相比，它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检测等优点。 在控制系统中，键盘是常用的输入设备，系统应当根据键盘的输入来完成相应的功能。因此，按键信息输入是与软件结构密切相关的过程。根据键盘结构的不同，采用不同的编码方法，但无论有无编码以及采用什么样的编码，最后都要转换成为相应的键值，以实现按键功能程序的转移。[1] 钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些都是以钟表数字化为基础的。因此研究数字钟以及扩大其应用有着非常现实的意义。 目 录 1 前 言…………………………………………………………………1 2 总体方案设计……………………………………………………… X 2.1 项目设计要点…………………………………………………… 2.2 方案论述…………………………………………………………… 2.3 软件介绍…………………………………………………………… 2.4 芯片介绍…………………………………………………………… 3 单元电路设计………………………………………………………… 3.1 分频模块设计……………………………………………………… 3.2 计时功能模块设计………………………………………………… 4 系统功能及功能仿真………………………………………………… 4.1 系统功能…………………………………………………………… 4.2功能仿真…………………………………………………………… 各个模块的仿真波形 5 设计总结…………………………………………………………… 6 参考文献…………………………………………………………… 附录：完整实验程序 1.前言 现代社会的标志之一就是信息产品的广泛使用，而且是产品的性能越来越强，复杂程度越来越高，更新步伐越来越快。支撑信息电子产品高速发展的基础就是微电子制造工艺水平的提高和电子产品设计开发技术的发展。前者以微细加工技术为代表，而后者的代表就是电子设计自动化（electronic design automatic, EDA）技术。 EDA技术以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述主要表达方式，以计算机和大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术。 本设计是利用VHDL硬件描述语言结合可编程逻辑器件进行的，并通过数码管静态显示走时结果。数字钟可以由各种技术实现，如单片机等。利用可编程逻辑器件具有其它方式没有的特点，它具有易学、方便、新颖、有趣、直观，设计与实验成功率高、理论与实践结合紧密、积小、量大、/O口丰富、编程和加密等特点，并且它还具有开放的界面、丰富的设计库、模块化的工具以及LPM定制等优良性能，应用非常方便。因此，本设计采用可编程逻辑器件实现。 2.总体方案设计 2.1数字钟的功能要点 （1）以数字形式显示时、分、秒； （2）小时记数为24小时进制 （3）分秒进制为60进制 （4）扩展功能：定时闹钟、整点报时 2.2 方案框图 系统组成框图，如下图所示： 电路的两种工作状态：1.分为正常时钟模块 2.设置时间模块 ·控制按键用来选择是正常计数还是调整时间并决定调整时、分、秒； ·置数按键按下时，表示相应的调整块要加一； ·基准时钟是1HZ； ·计数器是对1HZ的频率计数； ·动态显示模块是对计数器的计数进行译码，送到数码管进行显示 。 2.3 软件介绍 本设计采用Quartus II软件编写所需程序。Quartus II 是Al