计算机组成FPGA实验培训.doc

第一期面向计算机系统设计能力的系列教学 暨计算机组成及实验教学 暑期研修班讲义 大学 2012.08.20-27 Lab1: FPGA逻辑设计入门： 多路数据选择器的设计与实现 基于SPARTAN-6 XC6SLX16开发板 Lab 1: FPGA逻辑设计入门：多路数据选择器的设计与实现 实验内容 这个实验将指导你通过使用ISE软件进行多路数据选择器的设计与实现。多路数据选择器是现代RISC CPU内部数据通用选择的重要部件。另一种结构是基于总线的数据通路。 实验目标 使用ISE软件设计并仿真。 学会程序下载。 掌握数据选择器的工作原理和逻辑功能。掌握if-thenswitch/case语句的硬件电路。了解计算机条件指令的实现。 建立新工程 设计代码与输入 代码综合 软件仿真 硬件约束与实现 生成流代码与下载 实验原理 ISE软件是一个支持数字系统设计的开发平台 用ISE软件进行设计开发时基于相应器件型号的。 注意：软件设计时选择 的器件型号是与实际下载板上的器件型号相同。 图1-1所示电路是32位二选一的逻辑框图，本实验中用Verilog语句来描述，并通过时序波形仿真和下载到FPGA验证。 数据选择器是计算机逻辑电路设计中最重要的基本逻辑电路之一，也是基于数据选择数据通路CPU的重要部件。在Verilog硬件描述语言中可以用if…else或 case语句来生成一个数据选择器。 图1-1 32位二选一的逻辑框图 Step 1新建工程 双击桌面上“Xilinx ISE 12.4”图标，启动ISE软件(也可从开始菜单启动)。每次打开ISE都会默认恢复到最近使用过的工程界面。当第一次使用时，由于还没有历史工程记录，所以工程管理区显示空白。选择FileNew Project选项，在弹出的对话框：：Create New Project。在对话框中输入工程名称Top_Simple_CPU_App，并指定工程路径ORGFPGA2012，如图1-2所示。 这里为了后面Step By Step设计CPU方便，使用Top_Simple_CPU_App为工程名，老师们可以在工程名后面加上自己的标识。 图1-2 Create New Project 点击Next按钮进入下一页：Project Settings，选择所使用的芯片及综合、仿真工具。计算机上安装的所有用于仿真和综合的第三方EDA工具都可以在下拉菜单中找到，如图1-3所示。在图中我们选用了Spartan6 XC6SLX16芯片，采用CSG324封装，这是NEXYS3开发板所用的芯片。另外，我们选择Verilog作为默认的硬件描述语言。 再点击Next按钮进入下一页：Project Summary，这里显示了新建工程的信息，确认无误后，点击Finish就可以建立一个完整的工程了，如图1-4所示。 图1-3 Project Settings 图1-4 Project Summary Step 2硬件代码设计与输入 在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择New Source命令，会弹出如图1-5所示的新建源代码对话框：Select SourceType。对于逻辑设计，最常用的输入方式就是HDL代码输入法(Verilog Module、VHDL Module)、状态机输入法(State Diagram )和原理图输入法(Schematic)。这里我们选择Verilog Module输入，并输入Verilog文件名：mux2to1_4。缺省目录是工程目录Top_Simple_CPU_App，请修改为Simple_Code。 注意：为了方便管理，将所有代码存放在Simple_Code目录中！ 图1-5 Select SourceType 单击Next按钮进入端口定义对话框：Define Module，如图1-6所示。其中Module Name栏用于输入模块名，这里是mux2to1_4，下面的列表框用于端口的定义。Port Name表示端口名称，Direction表示端口方向(可选择为input、output或inout)，MSB表示信号最高位，LSB表示信号最低位，对于单信号的MSB和LSB不用填写。当然，端口定义这一步我们也可以略过，在源程序中再行添加。 图1-6 Define Module 定义了模块的端口后，单击Next进入下一步，点击Finish完成创建。这样，ISE就会自动创建一个Verilog模块的模板，并且在源代码编辑区打开。简单的注释、模块和端口定义已经自动生成，接下来的工作就是将代码编写完整，如图1-7所示。 图1-7 ISE 集成开发模板