毕业设计（论文）十字路口交通灯控制器的VHDL设计.docVIP

基于FPGA的半整数分频器设计 一.系统设计任务及功能概述 1.系统设计任务基于FPGA的半整数分频器设计 任务要求：设有一个5MHz(或7、9、11、13、15、17、19、21、23 、25MHz)的时钟源，但电路中需要产生一个2MHz的时钟信号，由于分频比为2.5（或3.5、4.5、5.5、6.5、7.5、8.5、9.5、10.5、11.5、12.5），因此采用小数分频。 2.小数分频的基本原理 小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。如设计一个分频系数为10.1的分频器时，可以将分频器设计成9次10分频，1次11分频，这样总的分频值为： F=（9×10+1×11）/（9+1）=10.1FPGA的半整数分频器，具有以下功能：有一个5MHz的时钟源，通过半整数分频器后电路中可以产生的是一个2MHz的时钟信号 二.系统设计方案和程序设计 1.系统设计方案 由于分频比为2.5，因此采用小数分频。 分频系数为N-0.5的分频器，其电路可由一个异或门、一个模N计数器和二分频器组成。下图给出了通用半整数分频器电路组成。 由于分频比为2.5则本实验中先要设计一个模11的计数器，然后建立模11计数器的元件，再利用原理图设计完成分频器的设计 2.VHDL程序设计 模11计数器VHDL程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jshq11 is --定义实体jshq port(clr,ena,clk:in std_logic; qa,qb,qc,qd:out std_logic); end entity jshq11; architecture art of jshq11 is --定义了结构体 signal cqi: std_logic_vector(0 to 3); begin process(clk,clr,ena)is --进程开始，clk,clr,ena为敏感信号 begin if clr=1 then cqi=0000; else if clkevent and clk=1then if ena=1then if cqi=10then cqi=0000; else cqi=cqi+1; end if; end if; end if; end if; end process; qa=cqi(0); -- 信号赋值 qb=cqi(1); qc=cqi(2); qd=cqi(3); end architecture art; 三、仿真结果及原理图 1.模11计数器仿真波形图 图1计数器仿真波形图 2.模11计数器元件图 图2计数器元件图 3.半整数分频器原理图 图3 分频器原理图 4.半整数分频器仿真波形图 图4分频器仿真波形图 5.半整数分频器元件图 图5分频器元件图 6 输入输出管脚说明 表1 半整数分频器管脚 接口名称 类型 （输入/输出） 结构图上的信号名 引脚号 说明 INCLK IN INCLK 2 系统时钟潘松著.EDA技术实用教程(第二版). 北京：科学出版社,2005阎石主编数字电子技术基础 北京：高教出版社刘艳萍，高振斌，李志军.EDA实用技术及应用[M].北京：国防工业出版社2006 十字路口交通灯控制器的VHDL设计 一.系统设计任务及功能概述 1.系统设计任务 设计一个由一条主干道和一条支干道的汇合点形成的十字交叉路口的交通灯控制器. 2.系统功能概述 (1)主、支干道各设有一个绿、黄、红指示灯，两个显示数码管。 (2)主干道处于常允许通行状态，而支干道有车来才允许通行。 (3)当主、支道均有车时，两者交替允许通行，主干道每次放行45s，支干道每次放行25s，在每次由亮绿灯变成亮红灯的转换过程中，要亮5s的黄灯作为过渡，并进行减计时显示。 二.系统设计方案和程序设计 1.系统设计方案 交通灯的控制电路主要由四大模块组成，通过传感器来判别主干道与支干道车辆运行情况，然后由交通灯实现车辆的自动控制。交通控制模块发出主支道控制信号，选择定时模块工作，控制显示模块。定时模块由45s，25s,5s三部分组成，实现红黄绿三个灯的显示时间。显示控制模块为译码做准备，相互配合实现时间显示。 图1 设计思路框图 2．VHDL程序设计 (1)交通控制模块 a.交通控制模块的程