基于FPGA数字时钟.docVIP

基于FPGA的数字时钟设计 课程设计目的 进一步熟悉Quartus Ⅱ的软件使用方法； 熟悉可编程逻辑器件的开发流程及硬件测试方法； 熟悉基于FPGA的综合数字系统设计方法； 设计任务 设计一台可以显示时、分、秒的数字钟。如图1所示为基于FPGA的数字钟设计的系统框图。 图1 数字钟系统 设计要求 能直接显示小时、分、秒，其中小时为以二十四为计数周期； 能够显示日期（即年、月、日），且要求在显示时钟的数码管上显示日期，即时钟数码管与日期数码管复用； 年、月、日要严格按照实际日期，例如1月31天，4月30天，2月闰年29天等； 当数字钟发生走时错误时，要求电路有校时功能，可以对时、分单独校正，且校正时间时系统时钟不工作； 当日期发生错误时，要求有校正日期功能，可以对年、月、日单独校正，且矫正日期时时钟系统仍然工作； 具有闹钟功能，即输入想要定时的时间，当时钟到达该时间时报警，系统可由灯亮代表报警信号。 设计内容 时间计数模块 本次是将秒分时各个模块分开进行设计，用秒的进位作为分模块的脉冲，用分的进位作为是模块的脉冲。 秒进位的仿真波形 程序： 秒的程序 module miao(clk,gdata,ddata,en,cl,clr); input clk; input en; input clr; output [3:0] ddata; output [3:0] gdata; output cl; reg [7:0] q; reg cl; assign ddata=q%10; assign gdata=q/10; always @(negedge clk or posedge clr) begin if(clr==1) q=0; else begin if(en==1) begin if(q59) begin q=q+1; cl=0; end else begin q=0; cl=1; end end end end endmodule 分模块和时模块的程序一秒程序类似，只是进位计数不一样。 2、日期模块 与时间模块一样，用低的进位作为高的脉冲。 日的仿真波形 日模块程序 module ri(nian,yue,shi,gdata,ddata,en,cl,clr); input shi; input en; input [3:0]yue; input clr; input [15:0]nian; output [3:0] ddata; output [3:0] gdata; output cl; reg [7:0] q; reg cl; reg [7:0] r; assign ddata=(q+1)%10; assign gdata=(q+1)/10; always @(posedge shi or posedge clr) begin if(clr==1) q=0; else if(en==1) begin cl=0; if(yue==2) begin if((nian%400)==0) r=29; else if((nian%4)==0) begin if((nian%100)!=0) r=29; else r=28; end else r=28; end else begin case (yue) 1 : r=31; 3 : r=31; 4 : r=30; 5 : r=31; 6 : r=30; 7 : r=31; 8 : r=31; 9 : r=30; 10 : r=31; 11 : r=30; 12 : r=31; endcase end if(shi==1) begin if(q(