四路竞赛抢答器设计报告.docVIP

摘要 目录总体设计、 第二章 硬件设计  第三章 软件设计、子程序的流程图、子程序清单（带有注释）结参考文献 为了对抢答后的回答时间进行计时控制,可以利用一个可编程定时计时器，先置计数初值，再计时，当计时时间到后，由并行接口输出一个响铃信号提示抢答选手的回答时间已到。 由于本系统要求对犯规的组亮红灯警告，所以要设置一个启动按键，在主持人按下启动按键之前，如果有抢答钮被按下，则该抢答选手犯规，可以通过并行接口输出一个信号使该组的红色发光二级管点亮以示该组选手犯规。 综上所述，本实验的硬件电路设计如图。 总体结构示意图 第2章 硬件总体设计 1、系统方案 该抢答器所要器件：中断优先级管理器8259A、可编程并行接口芯片8255、两片可编程定时器／计数器8253，三个一样的驱动器，黄、红、绿三个发光二极管，十三个电阻，一个8输入与非门，一个非门，一个扬声器，一个LED显示器，10个按键。 2、芯片的连接 各芯片与CPU的连接 8259A、8255A、8253的数据总线D7~D0端、端、端、端、端、INT端分别与CPU的D7~D0数据总线、片选端、端、端、端、INTR端。8255A、8253的A1、A0端分别接入CPU地址线的A1、A0端，8259的A0端接到CPU地址线的A0端； 各芯片之间的连接和与外设的连接 8259A的IR2端接选手按键信息输出端；8255A的A口的PA3~PA0依次接“按键1”~“按键4”，B口的PB7~PB0通过驱动器1接到LED显示器，C口的PC4、PC5分别接复位键和开始键，PC3、PC2、PC1经驱动器2分别接绿灯发光二极管、红灯发光二极管、黄灯发光二极管，PC0接到8253的GATE1端；8253的GATE0端接+5V电压，OUT0的输出接入CLK1端，OUT1的输出经反相器后接入GATE2端，CLK0和CLK2接入1MHz的频率发生器，OUT2经驱动器3接扬声器。 3、芯片的介绍 1） 中断优先级管理器8259A ①8259A内部结构 8259A采用NMOS工艺制成，有28根引脚，所有输入、输出端与TTL电平兼容，单一电源（Vcc=+5V）供电。8259的内部主要组成部分，包括处理部件（中断请求寄存器IRR、优先级鉴别器PR及现行服务寄存器ISR）、控制部件（控制逻辑及中断屏蔽寄存器IMR）、数据总路线缓冲器、读／写逻辑以及级联缓冲器／比较器等5个部分。 ②8259A主要的外部引脚 图2.1 8259A引脚图 D0~D7：双向数据线，CPU与8259间利用这个数据总路线传送数据及命令。 ：写控制输入信号，同控制总路线上的 信号相连。 ：读控制输入信号，同控制总路线上的信号相连。 A0：地址选择信号，用来对8259A内部的两个可编程寄存器进行选择。 ：片选输入信号，低电平有效。有郊时可通过数据总路线设置命令并对内部寄存器进行读出。当进入中断响应时序时，该引脚状态与进行的处理无关。 INT：由8259A向CPU发出的中断请求信号。 ：输入信号，接收CPU送来的中断响应信号INTA。 IR0~IR7：8个中断请求输入信号，高电平或上升沿有效。用于接收外设 接口来的中断请求。 下图是 8259a中断优先管理器的接线图（图2-1） （2-1） 2）可编程并行接口接口芯片8255A ①8255A内部结构 8255A芯片是一个采用NMOS工艺制造的40引脚双列直插式（DIP）封装组件。8255A有3个8位数据端口，即A口、B口及C口，它们都可以分别作为输入口或输出口使用；A组控制与B组控制；读／写控制逻辑；数据总路线缓冲器。 ②8255A主要的外部引脚 图2.2 8255A引脚图 PA7~PA0：A口的8条I／O线。8条线只能同时作为输入或输出，不能分开使用，可设置成双向口，也只有A口允许这样做。 PB7~PB0：B口的8条I／O线。不可以设置成双向口，其它和A口一样。 PC7~PC0：C口的8条I／O线。不可以设置成双向口，但它可以分拆为两组即高4位和低4位，这两组可以任意设置为输入或输出。除了作为独立的I／O线外，C口还经常为A口、B口服务，配合A口、B口作联络线使用。 A1、A0：端口地址选择信号。用于选择8255A的3个数据端口和一个控制口。当A1A0=00时，选择端口A；为01时，选择端口B；为10，选择端口C；为11时，选择控制口。 下图是8255a并行接口接线图（图2-2） （2-2） 3）可编程定时器／计数器8253 ①8253的内部结构 8253采用NMOS工艺制成，有24个