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集成电路软件设计 基于VHDL的数字电子钟系统设计 学 院 信息工程学院 班 级 电科 姓 名 学 号 成 绩 指导老师 2012 年 12 月 15 日 目录 一、摘要 1 二、关键词 1 三、引言 1 四、设计要求 1 五、技术指标 1 六、设计思想 1 七、设计原理 2 八、设计方案 2 九、设计各个模块的功能 2 十、各个模块的波形仿真结果 5 十一、各个电路模块的DV综合的网标和电路模型 9 十二、设计结果分析 15 十三、论文结论 16 十四、参考文献 16 十五、附录 17 一、摘要： 本设计采用层次化设计方法，自顶向下进行设计。设计中根据系统的功能要求合理划分出层次，进行分级设计和仿真验证，将较为复杂的数字系统逻辑简化为基本的模型从而降低实现的难度。突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过ModelSim SE 6.1完成综合、仿真。 二、关键词： Modelsim VHDL 硬件描述语言 设计 数字钟 三、引言： 硬件描述语言HDL(Hardware Description Language)是一种用形式化方法来描述数字电路和系统的语言。目前．电子系统向集成化、大规模和高速度等方向发展，以硬件描述语言和逻辑综合为基础的自顶向下的电路设计方法在业界得到迅猛发展，VHDL在这种形势下显示出了巨大的优势，展望将来VHDL在硬件设计领域的地位将与c语言和c++在软件设计领域的地位一样，在大规模数字系统的设计中，它将逐步取代传统的逻辑状态表和逻辑电路图等硬件描述方法，而成为主要的硬件描述工具。本文提出了以VHDL语言为手段，设计了多功能数字钟。其代码具有良好的可读性和易理解性，源程序经Altera公司的ModelSimSE 6．1软件完成综合、仿真， 四、设计要求： 1、采用自顶向下的设计思想; 2、使用本学期学习的设计语言VHDL和集成电路设计软件实现; 五、技术指标： 1、设计数字电子钟的基本功能： 年、月、日、时以24小时制显示，月日为阳历显示，起始时间为：2012年11月26日14:00; 2、可随时进行时间校对； 3、支持闹铃功能。 六、设计思想: 本课程设计要求我们设计的数字电子钟的基本功能可以年、月、日、时以24小时制显示，月日为阳历显示，起始时间为：2012年11月26日14:00，且能可随时进行时间校对和支持闹铃功能，并用采用自顶向下的设计思想，即层次化设计思想并使用例化语句编写，很容易想到分模块设计，将各个模块用顶层模块连接起来，再编写testbench激励信号，然后仿真波形。在时模块中把初始值设定为14，日模块中初始值设定为26，在月模块中初始值设定为11，在年模块中设定初始值为2012。可以通过比较的方法设计闹铃及利用“set”控制信号设计时钟校对。 七、设计原理: 本课程设计的主要原理就是利用计数器进行计数。首先是小时模块利用24进制计数器，由于设计要求，先将计数器的初始值设定为14，然后当时钟信号“clk”的上升沿来临时，计数器开始计数到23后回到0循环计数，与此同时定义一个控制信号给日计数模块。日模块就由初始值26开始计数到30后回到1循环计数，并再定义一个控制信号给月模块，以此类推，再将各个模块用顶层模块连接起来，就可以实现年、月、日、时计数功能了。时间校队就用到控制信号“set”，定义一个输入信号，比如时就是“hb”。当“set=’1’”时,就进行时间设置，其他模块与时模块相同。当“set=’0’”时就设置完毕，数字就从设置的时间开始计时。闹铃功能就用另一个控制信号“alarm”，当“alarm=’1’时，就进行闹铃时间设置，其他模块与时模块相同。当“alarm=’0’时，就设置完毕，并且闹铃时间与数字钟时间进行比较，当各个模块的时间都相等时，“ring”输出1，既闹钟响起。 八、设计方案: 按照设计内容和要求以及所有的设计思路与原理，综合考虑后，采用例化语句方法，设计模块化的结构：顶层设计实体为electronic_clock（数字钟）模块，其下又分为：years（年）、month（月)、day(日)、hour(时)、alarm_clock(闹钟)五个模块。每个模块主要使用VHDL语言输入中常用的进程语句、元件例化语句、if语句以及赋值语句来编写VHDL代码。 九、设计各个模块的功能: 1、Hour计时模块： begin process(clk) begin if(clkevent and clk=1) then