CPLD频率计实验报告.docVIP

CPLD实验报告 ---- 频 率 计 学号:201002070127 姓名: 崔丹丹 专业: 电子信息工程 实验目的 1.了解频率计的工作原理和实现方法。 2.利用CPLD和单片机设计制作一台可以测量频率为1Hz~4.19MHz信号的频率计。 3.通过对频率计的程序设计进一步加强对CPLD和单片机的编程应用能力和电路设计及搭接能力。 实验要求 本课题要求掌握使用Quartus II设计数字系统的设计思路和设计方法。学习VHDL基本逻辑电路的综合设计应用。掌握VHDL语言的语法规范，掌握时序电路描述方法。掌握频率计显示的原理及设计方法。 本实验在给定的子模块程序的基础上，画出设计原理图。自行编写顶层模块程序，完成扫描显示驱动电路的设计，并下载到电路板观察结果。 实验程序 Div模块 产生的封装器件为： CNT10模块 产生的封装器件为： Stdclock模块 产生的封装器件： Cnt8模块 产生的封装器件： Reg4b模块 产生的封装器件： MUX81模块 产生的封装器件： 7、bitsel2模块 产生的封装器件为： Decl8s模块 产生的封装器件为： 9、总的电路图为： 在画好电路图后要进行引脚的配置（黑框内），然后点击programmer，下载到试验箱中进行仿真。