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数字电路课程设计 课题名称： 学 院： 班 级： 学 号： 姓 名： 设计任务 在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器。通过抢答器的数显、灯光和音响等手段指示出第一抢答者。同时，还可以设置定时、记分、犯规及奖惩记录等多种功能。 基本要求： 设计制作一个可容纳8个组别参赛的抢答器，每组控制一个抢答开关，分别为S0、S1、S2、S3、S4、S5、S6、S7。 设置主持人控制键：reset是用于控制整个系统清零的按钮；restart是开始新一轮抢答；begin是用于发布抢答开始命令的按钮。同时设置抢答定时电路，且计时起点与抢答命令J1同步，计时终点是第一个抢答者的抢答信号到来，超时面无人抢答则题目作废。 系统具有第一抢答信号鉴别和锁在功能。在主持人发布抢答命令之后，第一抢答者按下抢答按钮后，电路应记忆下第一抢答者的组别，并封锁其他各组的按钮，即其他任何一组按键都不会使电路响应。 系统以三种方式指示第一抢答者：其一是点亮发光二级管LED，表示各组的发光二级管分别为L0、L1、L2……L7；其二是LCD显示TEAM:队伍编号；其三是在第一抢答者产生时，扬声器以“嘀—嘟”双频音响持续响1s。 扩展功能： 系统具有提前抢答的犯规记录功能，即在主持人抢答命令J1有效前按下抢答键，这时扬声器发出特殊的高频音响。同时，组别显示数码管和LED指示灯都指示出该犯规组别。 设计计分电路。计分电路可预置50分，然后以每次加1分和减1分进行加/减计分。 限时抢答。设置从发布抢答命令开始到最终时间的计时，最终时间过后，如有组别断续抢答视为犯规。 设计要求 分析设计任务，拟订多种设计方案，根据当时的制作条件，选定其中的一种方案绘制设计系统框图和设计流程。 设计各部分单元电路图（或VHDL描述）。计算参数，选定元器件型片ASIC。 安装、调试硬件电路，或制作以FPGA/CPLD为基础的专用集成电路芯片ASIC。 电路测试、分析所要求的各项功能和指标，或对VHDL描述的电路作功能仿真和时序仿真，对ASIC芯片作脱机运行。 运行制作的硬件电路，操作各项设计功能是否正常、稳定，交验并演示所设计制作的电路装置。 总结设计中各主要环节的资料，整理、打印出规范的设计报告。 三 实验原理框图 当主持人设置答题时间后，启动开始抢答按键时，抢答鉴别模块进入工作状态，选手可以进行抢答，同时抢答定时器开始从10秒递减；当时间未减少到0秒时，有选手抢答，报警电路发出警报，则抢答鉴别模块锁存该选手的号码，其他选手抢答无效，同时，译码显示选手编号，定时器不再递减；当定时器时间减少到0秒时，表示抢答时间到，发出警报，选手抢答无效。抢答选手的号码和抢答时间的倒计时分别显示在LCD显示屏上。 四 键盘按键对应功能： 1 2 3 4 5 6 7 8 (re)start BEGIN +1分 -1分 重置为初始分数 五 方案设计（系统的模块结构） 抢答流程 整个抢答过程分为几个不同的状态，故用状态机来实现。 程序 library ieee; use ieee.std_logic_1164.all; entity qiangda is port ( reset, en, baojing, clk : in std_logic; start1, start2, jishi : out std_logic ); end qiangda; architecture ztj of qiangda is type states is ( st0, st1, st2 ); signal st : states; begin process( clk, reset, en, baojing ) begin if reset = 1 then st = st0; jishi = 0; start1 = 0; start1 = 0; elsif clkevent and clk = 1 then case st is when st0 = if en = 1 then st = st1; start1 = 1; start2 = 0; jishi = 1; else st = st0; end if;