数字式测试信号发生器电子系统课程设计报告.docVIP

通信电子系统设计综合实验 报 告 （ 2012 －2013 学年 第 3 学期） 设计题目： 数字式测试信号发生器 专业班级： XXXX 姓 名： XXXX 学 号：XXXXX 成 绩： 指导教师： XX 老师 时 间： 2013年7月1日－2013年7月12日 一 、设计题目 数字式测试信号发生器 二 、设计任务 使用FPGA技术设计一个多功能测试信号发生器。能完成以下功能： ①、产生单音信号，频率范围10kHz-1MHz,步进10kHz， ②、产生双音信号，频率范围、步进同单音信号，双音频率间隔可调，步进1kHz。 ③、产生正交信号，频率范围、步进同单音信号。 ④、设计基带信号源，输出可选，包括01交替，15位长伪随机码以及其它自定义信号,码速10kbps。 ⑤、增加三角波、方波等输出波形。 三 、方案设计与设计原理分析 1、方案设计 本次课程设计利用FPGA技术在QuartusII平台设计一个多功能测试信号发生器，采用直接数字式频率合成器（Direct Digital Frequency Synthesis，简称DDS或DDFS）的方式。在FPGA中定义Rom空间用来存储正弦波、余弦波、矩形波、三角波以及双音信号波形的量化数据，按照不同频率要求以频率控制字为步进对相位增量进行累加，以累加相位值作为地址码读取存放在存储器内部的波形数据，然后按键选择波形输出，经D/A转换后在示波器上观察波形。同时，用Verilog HDL 语言编写生成伪随机码编码器，实现15位长伪随机码以及其它自定义信号。 2、设计原理分析 （1）DDS原理 本设计的基本模块是 DDS 信号发生器。直接数字频率合成器（DDS）是通信系统中常用到的部件，利用DDS可以制成很有用的信号源。与模拟式的频率锁相环PLL相比，它有许多优点，突出为（1）频率的切换迅速；（2）频率稳定度高。 一个直接数字频率合成器由相位累加器、波形ROM、D/A转换器和低通滤波器构成。下图为 DDS 原理框图： DDS 的工作原理为：在参考时钟的驱动下，相位累加器对频率控制字进行线性累加， 得到的相位码对波形存储器寻址，使之输出相应的幅度码，经过模数转换器得到相应的阶梯 波，最后在使用低通滤波器对其进行平滑，得到所需频率的平滑连续的波形。 DDS输出信号频率： 其中，X为频率累加器设定值；N为相位累加器位数；fc为参考时钟频率。 例如，假定基准时钟为200 MHz，累加器的位数为32，频率控制字X为： 0，即为227，则： ???????????????????????????? 再设定频率控制字X为0，即为231，则： 理论上通过设定DDS相位累加器位数N、频率控制字X和基准时钟fc的值，就可以得到任一频率的输出频率分辨率为：fres=fc／2N，由参考时钟和累加器的位数决定，当参考时钟的频率越高，相位累加器的位数越高，所得到的频率分辨率就越高。D/A 转换器采用的是TI 公司的双通道10 位125MSPS 高速DAC 数据转换器DAC2900，其芯片内部结构图如下图所示： 由上图可知，FPGA 输出的10 位数字信号进入DAC2900 后，经过两个锁存器，转换为差分信号输出。其配置时序图如下： 因此在实际应用中，根据上面的时序图，DAC 的配置必须使WR 信号与时钟信号一致即可。 四 、分模块设计 1、系统原理总框图 2 、DDS模块设计 此模块有累加器和寄存器组成： DDS 倍频器 由w和控制字k来控制波形频率，累加器的输出作为寄存器的输入，寄存器输出即为地址数。设计要求步长设计为10KHz，频率范围为10KHz到1MHz，故采用倍频器将系统20MHz时钟倍频到160MHz，累加器采用14位，则步长约为10KHz。控制字为6位（通过三位按键控制步长，一位按键控制叠加来实现），则范围为10KHz到320KHz。 3 、波形ROM模块设计 该模块通过C语言或MATLAB生成所需波形的mif文件（本此设计借由mif生成器完成），由软件库生成模块。只需将mif文件路径放到模块对应的路径，原理即根据输入的地址对mif文件中的数据进行采样。 ① 正弦波 ② 矩形波 ③ 三角波 ④ 双音信号波 ⑤ 余弦波 此项通过将地址移位1/4，在对正弦波的mif文件数据进行采样。 ⑥ 伪随机码 伪随机码产生原理图： 即通过D触发器进行移位叠加来实现，给第一个寄存器Q1赋初值1，之后循环移位即可得15位到伪随机码。 将原理图的功能用verilog语言实现，生成模块如右图 3 、按键控制模块 本设计中使用了7个独立按键控制。其中K7-K5和K4一起为频率控制字，控制波形的频率；K3为复位按键；K2