Verilog_HDL的故事_之_整数除法器.pdfVIP

他和它的故事 之 Verilog HDL 整数除法器 1 博客：/akuei2 社区： 他和它的故事 之 Verilog HDL 整数除法器 2 前言 前言 前前言言 硬件除法器的种类固然很多，如果“减掉”组合逻辑组成的硬件除法器，然后再“除与” 整数除法器，最后经过“Verilog HDL的过滤”，剩下的精华就是这些。整数除法器呀！ 整数除法器呀！它真的把笔者搞得很伤，说一句老实话整数乘法器和整数除法器的种类 相比，正的“一个不如一个”。为了它笔者还拿起课本 ... 收获还是很少。 在普通的设计下，除法器的出场机会是“几率问题”，但是它作为 Verilog HDL 语言的 练习对象，奉献可真不小。在硬件除法器哪一篇中，出现了相关的步骤 “时间点”概i 念和“把大象放进冰箱”概念的区别，为了完善它，笔者又继续追加了这一本笔记。 实际上整数除法器是没有什么东西好写的，因为可以用在整数除法器的原理就除了“传 统除法器”和“循环型除法器”以外，其他的都必须涉及小数（笔者很讨厌小数）。如 果硬是要插一直脚进入小数的世界，就不得不面对浮点数的问题。故，写这本笔记的初 衷就本末倒置了。 所以呀，这一本笔记不可能像整数乘法器那一本笔记一样内容丰富。话说，整数乘法器 也好还是整数除法器也好，它们都不是笔者所要的重点。因为在实际应用中，组合逻辑 所建立的乘法乘法器，效率远远大于笔者所写的东西 参考书看到，好像是| ( 30~60ns延 迟时间)。正如整数乘法器那本笔记里，笔者所说的。笔记的初衷是为了更了解Verilog HDL 语言。 坏话当前，如果读者是寻找某个效率的硬件除法器的话，这本笔记非常不适合。反之， 如果读者是一位对Verilog HDL语言有爱的朋友的话，这一本笔记一定会成为好朋友。 akuei2 6-12-2010 上 博客：/akuei2 社区： 他和它的故事 之 Verilog HDL 整数除法器 3 目录 目录 目目录录 前言 02 目录 03 第二章 整数除法器 04 2.01 传统的除法器 04 实验八：传统除法器 05 2.02 循环型除法器 09 实验九：传统乘法器改进 11 2.03 循环除法运算的原理 15 实验十：从原理到实现的循环除法器 19 总结 23 博客：/akuei2 社区： 他和它的故事 之 Verilog HDL 整数除法器 4 第二章 整数除法器 第二章 整数除法器 第第二二章章 整整数数除除法法器器 2.1 传统的除法器 整数除法器没有像整数乘法器那样丰富的种类，整数除法器的分类仅有传统型的循环型 之分。老实说笔者也真的有点郁闷，翻了很多文章，论文，参考书，然后再衡量与Verilog HDL 语言，笔者得到的都是零碎的线索。说一句真心话，真的真的有够郁闷“好想抽 根烟，看夕阳”这样的心情。坏话当前，这一章笔记的内容会是非常短 时光又回到笔者的小学时候，在数学这门课中，笔者最喜欢就是减法，最讨厌就是除法。 喜欢减法的原因，因为小学的减法没有整数的概念，任何被减数小于减数都是零，所以 笔者特别钟爱。但是当数学课本出现“除法”的字