基于FPGA的自动打铃器设计毕业设计.docVIP

基于FPGA的打铃器的设计 目 录 4 1.1选题目的 4 1.2 FPGA的发展历程 4 1.2.FPGA的优点 5 1.3器件及工具介绍 5 1.3.1 QuartusⅡ设计步骤 5 5 2.1设计方案分析与选择 5 2.2打铃器总体构成 6 2.3分频模块设计 7 2.4消抖模块设计 8 2.5时钟模块设计 8 9 2.5.2分计数模块 9 2.5.3时计数模块 10 2.5.4调时模块 11 2.6闹钟模块设计 12 12 2.6.2比较模块 13 2.7打铃模块设计 15 2.8报警模块设计 17 2.8.1报警时长设定模块 17 17 2.9显示模块设计 18 时间切换模块 18 20 2.10按键电路设计 22 第三章 实验结果分析 22 3.1测试过程 22 3.2结果分析 23 参考文献 25 附 录 26 摘 要 打铃器为学校上下课时间的准确控制提供了很大的便利，并且在工厂、办公室等场合也起到了提醒人们时间的作用，因此打铃器的设计有一定的实用意义。本设计的学校打铃器采用基于现场可编程门阵列（FPGA）的方法，底层模块采用硬件描述语言（HDL）设计，不仅能对时、分、秒正常计时和显示，而且还可进行闹铃时间的设定，上下课时间报警，报警时间。系统主芯片采用美国Altera公司的EP3C40F484I7器件，由时钟模块、控制模块、闹钟模块、定时