第7章EDA技术的应用.pptVIP

* * 用VHDL描述的JK触发器源程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY myjkff IS PORT(j,k,clr:IN STD_LOGIC; clk:IN STD_LOGIC; q,qn:BUFFER STD_LOGIC); END myjkff; ARCHITECTURE one OF myjkff IS BEGIN PROCESS(j,k,clr,clk) VARIABLE jk:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN * * jk:=(j k); IF clr=0 THEN q=0; qn=1; ELSIF clkEVENT AND clk=0 THEN CASE jk IS WHEN 00 = q =q; qn = qn; WHEN 01 = q = 0; qn = 1; WHEN 10 = q = 1; qn = 0; WHEN 11 = q = NOT q; qn = NOT qn; WHEN OTHERS = NULL; END CASE ; END IF; END PROCESS; END one; * * 用Verilog HDL描述的JK触发器源程序如下： module myjkff(j,k,clr,clk,q,qn); input j,k,clr,clk; output q,qn; reg q,qn; always @(negedge clr or negedge clk) begin if (~clr) begin q = 0; qn = 1; end else case ({j,k}) b00: begin q = q; qn = qn; end b01: begin q = 0; qn = 1; end * * b10: begin q = 1; qn = 0; end b11: begin q = ~q; qn = ~qn; end default begin q = 0; qn = 1;end endcase end endmodule * * * 第7章 EDA技术的应用 ?本章概要：本章通过用硬件描述语言VHDL和Verilog HDL实现的设计实例，进一步介绍EDA技术在组合逻辑、时序逻辑电路设计以及在测量仪器、通信系统和自动控制等技术领域的综合应用。本章列出的全部HDL源程序均通过Quartus II或ModelSim工具软件的编译。 ?知识要点：（1）VHDL的组合逻辑、时序逻辑以及综合应用实例。 （2）Verilog HDL的组合逻辑、时序逻辑以及综合应用的实例。 （3）VHDL和Verilog HDL实现系统设计的实例。 ?教学安排：本章教学安排8学时。 * * 7.1 组合逻辑电路设计应用 7.1.1 8位乘法器的设计 8位乘法器的元件符号如图7.1所示，a[7..0]和b[7..0]是被乘数和乘数输入端，q[15..0]是乘积输出端。 8位乘法器元件符号 * * 用VHDL描述的8位乘法器源程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mul IS PORT( a,b: IN integer range 0 to 255; q: OUT integer range 0 to 65535); END mul; ARCHITECTURE one OF mul IS BEGIN q=a *b; END one; * * 用Verilog HDL描述的8位乘法器源程序如下： module mul8v (a,b,q); input[7:0] a,b; output[15:0] q; assign q = a * b; endmodule * * 7.1.2 十六进制编码键盘设计 十六进制编码键盘的结构如图7.3所示，它是一个4×4矩阵结构，用x3～x0和y3～y0等8条信号线接收16个按键的信息，相应的编码器元件符号如图7.4所示。 x0 x1 x2 x3 y0 y1 y2 y3 3 2 1 0 7 6 5 4 B A 9 8 F E D C 图7.3 图7.4 * * VHDL描述源程序如下 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.A