计数器数码显示综合设计.pptVIP

Company LOGO 计数器数码显示综合设计 实验目的 1设计一个同步时钟使能及同步清零的增一十二进制计数器 2设计一个具有同步时钟使能，同步清零的六十进制可逆计数器 3设计一个共阴7段数码管控制接口，要求：在时钟信号的控制下，使3或4位数码管动态刷新显示上述计数器的结果 顶层设计/仿真波形图 1 12进制计数器原理图/仿真波形图 12进制计数器程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counter12 is port(clk,en,rst:in std_logic; q12l,q12h:out std_logic_vector(3 downto 0)); end counter12; architecture fun of counter12 is signal q11,q22:std_logic_vector(3 downto 0); begin process(clk) begin if clkevent and clk=1 then if(rst=1)then q11=0000;q22=0000; elsif(en=0)then q11=q11+1; if q11=9 then q11=(others=0); q22=q22+1; end if; if q22=1 and q11=1 then q22=0000;q11=0000; end if; end if; end if; end process; q12l=q11;q12h=q22; End fun; 60进制可逆计数器原理图 60进制可逆程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity counter60 is port(clk,rst,en,up_down:in std_logic; q60l,q60h:out std_logic_vector(3 downto 0)); end counter60; architecture fun of counter60 is signal dout:std_logic_vector(7 downto 0); signal q11,q22:std_logic_vector(3 downto 0); begin process(clk) begin if clkevent and clk=1 then if(en=0)then if(rst=1)then q22=0000;q11=0000; else if(up_down=0)then q11=q11+1; if q11=9 then q11=(others=0);q22=q22+1;end if; if q22=5 and q11=9 then q22=0000;q11=0000;end if; elsif(up_down=1)then q11=q11-1; if q11=0 then q11=1001;q22=q22-1;end if; if q22=0 and q11=0 then q22=0101;q11=1001;end if; end if; end if; end if; end if; end process; q60l=q11;q60h=q22; End fun; 时间扫描原理图/仿真波形图 时间扫描程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity seltime is port(clk : in std_logic; q12l,q12h,q60l,q60h: in std_logic_vector(3 downto 0); sel : out std_logic_vector(2 downto 0); led: out std_logic_vector(3 downto 0)); end; architecture fun of seltime is begin process(clk) variable a :