序列信号检测器论文.docVIP

实验课程名称 序列信号检测器 姓名：殷富有 学号：G院系：Computer school of NUDT 专业：微电子 实验目的 1.熟悉使用Verilog Hdl语言； 2.熟悉使用Modelsim、Design Compiler、Ise等工具； 3.掌握用Verilog Hdl语言实现状态机的方法； 4.利用状态机设计一个序列检测器。 二、实验要求 设计序列信号检测器，具体要求：当检出输入码流11011010时输出检出信号为1，否则为0，同时输出检出该码流的个数（最大计数值可不超过255，否则给出计数溢出信号为1，要求验证时输入码流来自Sequence.txt文件，在testbench中使用系统函数读入，并把输出的信息写入Outcome.txt文件，输出信息包括在什么时候，哪个码流，第几次被检测）。 三、实验原理 图3.1 序列检测器顶层原理图 序列检测器在数据通讯，雷达和遥测等领域中用与检测同步识别标志。它是一种用来检测一组或多组序列信号的电路，一旦检测到所需信号就输出高电平，这在数字通信领域有广泛的应运。 检测码设计步骤 首先，划分8个状态s0、s1、s2、s3、s4、s5、s6、s7；画出状态转换图如图3.2所示。 图3.2 检测码状态转换图 画出状态转换表如表3.3所示。 表3.3检测码状态转换表 现态 Sn 次态Sn+1 现态 Sn 次态Sn+1 A=0 A=1 A=0 A=1 S0 S0 S1 S1 S2 S1 S2 S0 S3 S3 S0 S4 S4 S2 S5 S5 S2 S6 S6 S2 S7 S7 S2 S0 2、检测码设计步骤 首先，划分8个状态ss0、ss1、ss2、ss3、ss4、ss5、ss6、ss7；画出状态转换图如图3.4所示。 图3.4 检测码状态转换图 画出检测码状态转换表如表3.5所示。 表3.5检测码状态转换表 现态 Sn 次态Sn+1 现态 Sn 次态Sn+1 A=0 A=1 A=0 A=1 SS0 SS0 SS1 SS1 SS2 SS0 SS2 SS3 SS2 SS3 SS0 SS4 SS4 SS0 SS5 SS5 SS6 SS2 SS6 SS0 SS7 SS7 SS0 SS2 四、程序设计 1.接口说明 类型 名称 位宽 描述 备注 input clk 1 标准时钟信号,复位信号，低有效维持有效至少Y_9e 1 检测到码输出信号，高有效 持续一个时钟周期 output Y_da 1 检测到码输出信号，高有效 持续一个时钟周期 output Num_9e 8 检测到码次数 output Num_da 8 检测到码次数 output Err_9e 1 检测到码次数超过255次, 高有效 output Err_da 1 检测到码次数超过255次, 高有效 2.检测码Verilog Hdl源代码 always @(posedge clk)begin //进程1 检测码 if(!rst)begin //同步复位 Y_9e=1b0; Err_9e=1b0; Num_9e=8d0; stage0=s0; end else begin case(stage0) / s0:if(Data_in==0)begin stage0=s0; Y_9e=1b0; end else begin stage0=s1; //检测到1 跳转到洗衣状态 Y_9e=1b0; end s1:if(Data_in==0)begin //10 stage0=s2;//检测到0 跳转到下一状态 Y_9e=1b0; end else begin //11 stage0=s1;//检测到1 等待下一个值 Y_9e=1b0; end s2:if(Data_in==0)begin //100 stage0=s3;//检测到0 跳转到下一状态 Y_9e=1b0; end else beg