采取片内pll 实现实速扫描测试的方案.pdfVIP

VLSI 设计与测试及电子设计自动化 采用片内 PLL 实现实速扫描测试的方案（8014 ）修改稿 文中没有用黑斜体表示的变量 采用片内PLL实现实速扫描测试的方案∗ 1,2) 1) 1) 1) 范小鑫 李华伟 胡瑜 李晓维 1) （中国科学院计算技术研究所计算机系统结构重点实验室，先进测试技术实验室北京 100080 ） 2) （中国科学院研究生院北京100049 ） lihuawei@ 摘 要：提出了一种采用片内 PLL 实现实速扫描测试的方案。在该方案中，移入测试向量 时使用测试仪提供的时钟，激励施加和响应捕获采用片内 PLL 生成的高速时钟，从而降低 了实速扫描测试对测试仪时钟频率的要求。在 AC97 音频控制器电路上进行的实验，证实了 该方案的可行性。 关键词：PLL；实速测试；扫描测试 中图法分类号 TP391.76 An at-speed Scan Test Scheme Using On-Chip PLL Fan Xiaoxin1, 2) Li Huawei1) Hu Yu1) Li Xiaowei1) 1) (Advanced Test Technology Laboratory, Key Laboratory of Computer System and Architecture, Institute of Computing Technology, Chinese Academy of Sciences, Beijing 100080) 2) (Graduate School of Chinese Academy of Sciences, Beijing, Beijing 100049) lihuawei@ Abstract: At-speed test, which is efficient in detecting timing related faults, has been widely used in VLSI test. For at-speed test, one key issue is how to generate test clock at system speed. This paper presents an on-chip PLL (Phase-Locked-Loop) based at-speed scan test scheme. In this method, an ATE (Automation Test Equipment) clock is used during shift phase. On-chip PLL is used to generate at-speed clock during launch and capture phase. Therefore, at-speed scan test can be conducted with a low speed ATE. Experimental results on an AC97 controller circuit have verified the effectiveness of the proposed scheme. Keywords: PLL ；at-speed test ； scan test 随着现代集成电路工艺的改进，芯片的特征尺寸逐渐减小，芯片的规模和复杂度也增加，带来 的与测试相关的问题是时序故障数目的增加。为了保证交付到顾客手中的芯片质量，需要对测试进 行改进。仅仅通过改善固定型故障的覆盖率，仍然会有很多的时序方面的故障不可测，不能达到预 期的测试目标。 为了检测出制造过程中有缺陷的芯片，一般是采用基于固定型故障的扫描测试和