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第7期 电 子 学 报 v01.38No.7
EUeCmONICAs1NICA Jul.20lO
2010年7月 ACItA
一种适用于H.264标准的高度并行双层
流水线结构CAVLC编码器
乔飞,魏鼎力,杨华中,汪 蕙
(1.清华信息科学与技术国家实验室,北京100084;2.清华大学电子工程系,北京loooe,4)
摘要:本文提出一种适用于H.264编码器的高度并行、双层流水线的CAVLC硬件实现结构.该结构设计了四
路并行扫描统计模块,克服了以往结构每个时钟周期只能扫描一个系数的处理速率瓶颈;通过使用FIFO,平衡每一级
流水线的处理延时,提高整个流水线工作的效率;在各个编码模块内部也大量采用流水线结构,提高数据吞吐率.基于
0.18tanCMOS工艺,新结构在166.7MI-Iz工作频率下,综合等效门数为20685f-j,数据吞吐率为每秒处理T/M系数块,
甚至能够实时编码数字影视格式的视频(4096X
2(B8@30fp/s).整个设计在数据吞吐率提高到以往结构的3.46倍的同
时,硬件资源代价并没有显著的增加.
关键词: H.264;基于上下文的自适应变长编码;编码器
中图分类号:TN402文献标识码: A 文章编号:0372-2112(2010)07·1705—06
ofa ParallelandDouble-Level
DesignHighly Pipelined
CAVLcEncoderforH.264
Fei,WEIDing-li,YANG Hui
QIAO Hua-zhong,WANG
National Scienceand
(1.Tsinghualaboratory加lnforn脚ionTedmology,蚍100084,Odna;
Engi,rumq,ng,Tdnghua
2.及弘唰ofElearonic University,蚍100084,Off,ha)
the ofaCAVLCencodcrforH.264 a anddouble-level
,t山sttact:This featuringhighlyparallel
paperpresentsdesign
orderto bottleneckofone:coefficient
architecture.Inov口c呲the proposeddesign
pipetined speed percyck蛳ngscanning,the
the all inthe architecture
usesfour-channel insteadofserial of
parallelprocessiIlg scanmg.Anddelays stages pipelined a∞a
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