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本科生期末试卷三答案 选择题 1 B 2 B 3 D 4 C 5 A 6 C 7 C 8 C 9 B 10 B 填空题 1. A.CPU B.CPU C.主机 2. A.原码 B.补码 C.反码 3. A.SRAM B.DRAM C.集程度 4. A.指令寻址 B.顺序 C.跳跃 5. A.存储器 B.指令周期 C.不相同的 6. A.ISA B.EISA C.VISA 7. A.VGA B.1280×1024 C.24位 8.A.嵌套 B.优先级高 C.优先级地 三．应用题 解：[ x ]原 = 1.01111 [ x ]补 = 1.10001 所以 ：[ -x ]补 = 0.01111 [ y ]原 = 0.11001 [ y ]补 = 0.11001 所以 ：[ -y ]补 = 1.00111 [ x ]补 11.10001 [ x ]补 11.10001 + [ y ]补 00.11001 + [ -y ]补 11.00111 [ x + y ]补 00.01010 [ x - y ]补 10.11000 所以： x + y = +0.01010 因为符号位相异，结果发生溢出 解：由已知条件，机器字长16位，主存容量128KB / 2 = 64KB字，因此MAR = 18位，共128条指令，故OP字段占7位。采用单字长和双字长两种指令格式，其中单字长指令用于算术逻辑和I / O类指令，双字长用于访问主存的指令。 15 9 5 4 3 2 0 15 9 8 6 5 3 2 0 寻址方式由寻址模式X定义如下： X = 000 直接寻址 E = D（64K） X = 001 立即数 D = 操作数 X = 010 相对寻址 E = PC + D PC = 16位 X = 011 基值寻址 E = Rb + D ，Rb =16 位 X = 100 间接寻址 E = （D） X = 101 变址寻址 E = RX + D ，RX = 10位 解：可采用多体交叉存取方案，即将主存分成8个相互独立、容量相同的模块M0，M1，M2，…M7，每个模块32M×32位。它各自具备一套地址寄存器、数据缓冲寄存器，各自以同等的方式与CPU传递信息，其组成结构如图B3.3： 图B3.3 CPU访问8个存贮模块，可采用两种方式：一种是在一个存取周期内，同时访问8个存贮模块，由存贮器控制它们分时使用总线进行信息传递。另一种方式是：在存取周期内分时访问每个体，即经过1 / 8存取周期就访问一个模块。这样，对每个模块而言，从CPU给出访存操作命令直到读出信息，仍然是一个存取周期时间。而对CPU来说，它可以在一个存取周期内连续访问8个存贮体，各体的读写过程将重叠进行。 解：加法指令“ADD X（Ri）”是一条隐含指令，其中一个操作数来自AC0，另一个操作数在数据存贮器中，地址由通用寄存器的内容（Ri）加上指令格式中的X量值决定，可认为这是一种变址寻址。因此，指令周期的操作流程图如图B3.4：相应的微操作控制信号列在框图外。 图B3.4 解：分五个阶段：请求总线，总线仲裁，寻址（目的地址），信息传送，状态返回（错误报告）。如图B3.5 图B3.5 解：该中断系统可以实行5重中断，中断优先级的顺序是，优先权1最高，主程序 运行于最低优先权（优先权为6）。图B3.2中出现了4重中断。图B3.2中中断过程如下：主程序运行到T1时