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数字秒表设计 专 班级姓名 数字秒表设计性实验任务书 2 一、设计性实验目的 2 二、设计性实验说明 2 三、实验箱给定硬件 2 四、要求 2 实验报告 3 一、数字秒表顶层设计 3 二、数字秒表内部设计 3 1、分频器 3 2、十进制计数器 4 3、六进制计数器 6 4、二十四进制计数器 7 5、数据选择和数码管选择模块 8 6、数码管驱动模块： 10 三、数字秒表仿真波形 11 四、实验总结 11 数字秒表设计性实验任务书 一、设计性实验目的： 在MAX-PLUS II软件平台上，熟练运用VHDL硬件描述语言，完成数字时钟的文本输入或原理图输入、编译、综合、仿真，利用EDA实验箱，实现数字的硬件实现。 1、数字主要由：分频器、扫描显示译码器、六十进制计数器（或由十进制计数器与六进制计数器组成），十二进制计数器（或二十四进制计数器）电路组成 2、数字显示由小时（十二或二十四进制任选）、分钟（六十进制）、秒（六十进制）组成 3、（1）分频器模块：用来产生1Hz计时脉冲； （2）十二或二十四进制计数器模块：对小时进行计数； （3）六十进制计数器模块：对分秒进行计数； （4）六进制计数器模块：分别对分十位和秒十位进行计数； （5）十进制计数器模块：分别对分个位秒个位进行计数； （6）扫描显示译码器模块：完成对7字段数码管显示的控制； 三、实验箱给定硬件： 1、系统时钟脉冲信号为10MHz； 2、CPLD/FPGA芯片型号：EPM7128SLC84-5、EPM1K30TC144-3、EPM1K100QC208-3（根据实验箱上的芯片型号选择）； 3、8个7字段共阴显示数码管（选用）； 4、液晶显示器1602（选用）； 5、拨码开关、按键； 四、要求： 1、精确显示小时、分钟、秒； 2、具有清零、启动、保持功能； 3、显示采用数码管显示或液晶显示； 实验报告 一、数字秒表顶层设计 外部输入：启动/停止信号（start）； 10MHZ的时钟信号（clk）； 清零信号（clr）； 外部输出：位选控制信号（sel0、sel1、sel2）； 7段数码管显示信号（led0、led1、led2、led3、led4、led5、led6、led7）； 数字秒表顶层原理图 数字秒表内部设计 1、分频器 功能：将10MHz的时钟信号转换成100Hz的计时脉冲，使秒表正常工作。 图标： VHDL语言： library ieee; use ieee.std_logic_1164.all; entity div is port(clr,clk: in bit;q: buffer bit); end div; architecture a of div is signal counter:integer range 0 to 49999; begin process(clr,clk) begin if (clk=1 and clkevent) then if clr=1 then counter=0; elsif counter=49999 then counter=0; q= not q; else counter=counter+1; end if; end if; end process; end a; 仿真波形： 2、十进制计数器 功能：通过在计时脉冲的作用下进行逢十进一，从而完成对秒个位和分个位进行计数的功能。 图标： VHDL语言： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity count10 is port(clr,start,clk: in bit; cout: out bit; daout: out std_logic_vector(3 downto 0)); end count10; architecture a of count10 is signal temp:std_logic_vector(3 downto 0); begin dao