第二组数字钟电路设计.docVIP

实验报告 院系：信息科学与技术学院通信工程系 年级：2012级 成员：陈祥捷 学号：23320122203821 成员：郭卿 学号：23320122203858 成员：崔炯 学号：23320122203831 指导老师：高春仙 日期：2014年6月30日 摘要：基于Quartus II软件，用74161设计一个能计时（12小时）、计分（60分）和计秒（60秒）的简单数字钟电路。 关键词：软件; 数字钟; 实例化。 设计内容简介 （1）先用Quartus II的原理图输入方式，用74161连接成包含进位输出的模60的计数器，并进行仿真，如果功能正确，则将其生成一个部件； （2）将74161连接成模12的计数器，进行仿真，如果功能正确，也将其生成一个部件； （3）将以上两个部件连接成为简单的数字钟电路，能计时、计分和计秒，计满12小时后系统清0重新开始计时。 （4）在实现上述功能的基础上可以进一步增加其它功能，比如校时功能，能随意调整小时、分钟信号，增加整点报时功能等。 二．子模块设计原理 1.先实现74161，命名为count74161 module count74161(out,cout,CLRN,LDN,EN,ET,DATA,clk); output reg [3:0] out ; output cout ; input clk,CLRN,LDN,EN,ET; input [3:0] DATA; always@(posedge clk) begin if(ENET) begin if(~CLRN) out=0 ; else if(~LDN) out=DATA; else begin if(out==15) out=0 ; else out=out+1 ; end end end assign cout=((out==4d15))?1:0; endmodule 时序仿真图： 功能仿真图 1.用74161连接成包含进位输出的模60的计数器： Work1 count60 module count60(out,Yout,VCC,GND,clk); output[7:0] out ; output Yout ; input clk,VCC,GND; wire temp2; reg temp,temp3,Yout; count74161 m1(.out(out[3:0]),.cout(temp2),.CLRN(VCC),.LDN(temp),.EN(VCC),.ET(VCC),.DATA(4b0000),.clk(clk)); count74161 m2(.out(out[7:4]),.cout(),.CLRN(VCC),.LDN(temp),.EN(temp3),.ET(temp3),.DATA(4b0000),.clk(clk)); initial begin temp3=1; #100 temp=0; end always@(posedge clk) begin if((temp2==1)||(out[3:0]==10out[7:4]==3)) temp3=1; else temp3=0; if(out[3:0]==10out[7:4]==3) temp=0; else temp=1; Yout=temp; end endmodule 仿真结果： 设计过程：74161是十六进制的计数器，同步置数，异步清零。第一个161板子我们用的是16进制，当第二个161板子计数到0011（3）时且第一个板子计数到1011（11），即满60进制则同时将两个161板子置数为0000（0），并且进位输出。清零端始终无效，RCO端用不到。ENT/ENP始终有效为‘1’。当从0记到59就进位并重新开始计数。 用74161连接成包含进位输出的模12的计数器： Work2 count12 module count12(out,Yout,VCC,GND,clk); output[3:0] out ; wire[3:0] out ; output Yout ; input clk,VCC,GND; reg temp,Yout; count74161 m3(.out(out),.cout()