第2章PLD硬件特性与编程技术(扩展资料).pptVIP

EDA技术与VHDL 第2章 PLD硬件特性与编程技术 2.1 PLD 概述 2.1 PLD 概述 2.1 PLD 概述 2.1 PLD 概述 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.3 CPLD的结构与可编程原理 2.3 CPLD的结构与可编程原理 2.5 硬件测试技术 2.5 硬件测试技术 2.6 FPGA/CPLD产品概述 2.6 FPGA/CPLD产品概述 2.6 FPGA/CPLD产品概述 2.7 编程与配置 2.7 编程与配置 2.7 编程与配置 2.7 编程与配置 2.7 编程与配置 2.7 编程与配置 2.4.2 Cyclone系列器件的结构与原理 图2-29 Cyclone LAB结构 2.4.2 Cyclone系列器件的结构与原理 图2-30 LAB阵列 2.4.2 Cyclone系列器件的结构与原理 图2-31LAB控制信号生成的逻辑图 2.4.2 Cyclone系列器件的结构与原理 图2-32 快速进位选择链 图2-33 LUT链和寄存器链的使用 2.4.2 Cyclone系列器件的结构与原理 2.4 FPGA的结构与工作原理 图2-34 LVDS连接 2.4.2 Cyclone系列器件的结构与原理 2.4 FPGA的结构与工作原理 2.5.1 内部逻辑测试 在ASIC设计中的扫描寄存器，是可测性设计的一种，原理是把ASIC中关键逻辑部分的普通寄存器用测试扫描寄存器来代替，在测试中可以动态地测试、分析设计其中寄存器所处的状态，甚至对某个寄存器加以激励信号，改变该寄存器的状态。 2.5.2 JTAG边界扫描测试 引 脚 描 述 功 能 TDI 测试数据输入(Test Data Input) 测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。 TDO 测试数据输出(Test Data Output) 测试指令和编程数据的串行输出引脚，数据在TCK的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。 TMS 测试模式选择(Test Mode Select) 控制信号输入引脚，负责TAP控制器的转换。TMS必须在TCK的上升沿到来之前稳定。 TCK 测试时钟输入(Test Clock Input) 时钟输入到BST电路，一些操作发生在上升沿，而另一些发生在下降沿。 TRST 测试复位输入(Test Reset Input) 低电平有效，异步复位边界扫描电路(在IEEE规范中，该引脚可选)。 表2-1 边界扫描IO引脚功能 2.6.1 Lattice公司CPLD器件系列 2.6.2 Xilinx公司的FPGA和CPLD器件系列 1. Virtex-4系列FPGA 2. SpartanⅡ Spartan-3 Spartan 3E器件系 3. XC9500 XC9500XL系列CPLD 4. Xilinx FPGA配置器件SPROM 2.6.3 Altera公司FPGA和CPLD器件系列 1. Stratix II 系列FPGA 2. ACEX系列FPGA 3. MAX系列CPLD 4. Cyclone系列FPGA低成本FPGA 5. Cyclone II系列FPGA 6. MAX II系列器件 7. Altera宏功能块及IP核 2.6.4 Actel公司的FPGA器件 2.6.5 Altera公司的FPGA配置方式与配置器件 表2-2 各引脚信号名称 基于电可擦除存储单元的EEPROM或Flash技术。 基于SRAM查找表的编程单元。 基于反熔丝编程单元。 GND TDI - - - TMS VCC TDO GND TCK JATG模式 GND DATA0 - nSTATUS - nCONFIG VCC CONF_DONE GND DCK PS模式 10 9 8 7 6 5 4 3 2 1 引脚 2.7.1 JTAG方式的在系统编程 图2-35 CPLD编程下载连接图 2.7.2 使用PC并行口配置FPGA Altera的FPGA有如下几种常用编程配置方式： 1．配置器件模式，如用EPC器