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第 卷第 期 河北软件 职业技术学院学报
12 3 Vol． 12No． 3
第 期
3
年 月
2010 9 Journal of Hebei Software Institute Sep．2010
文章编号： （ ）
1673-2022 2010 03-0051-04
基于CPLD 的数字频率计的设计实现
耿兴隆，李振川，马晓涛
（河北软件职业技术学院，河北 保定 071000）
摘要：频率计是常用的测量仪器，它通过对单位时间内的信
号脉冲进行计数测量出信号的频率。用Lattice 公司生产的 1 硬件设计
ISP 系列在线可编程器件ISPLSI1032 可以设计实现数字频
率计。硬件主要有主板及显示两大模块，软件部分采用
1.1 ISPLSI1032 主板设计
硬件描述语言进行设计，最后实现在 组 数码
VHDL 6 LED
ISPLSI1032 芯片的等效逻辑门为6 000 门，具
管上显示频率为 的数字频率计。
1～999999Hz Complex Pro－
有 个宏单元， 个触发器和 个锁存器，共
128 192 64
（ ）复杂可编程逻辑器件是一
grammable Logic Device CPLD
有 个引脚，其中 个为 引脚。硬件设计主
种用户根据各自需要而自行构造逻辑功能的数字集成电 84 64 I/O
路，其基本设计方法是借助集成开发软件平台，用硬件描述 要分为电源部分、时钟输入部分和LED 显示部分
语言生成相应的目标文件，通过下载电缆将代码传送到目 的设计。其主板设计原理如图 所示。
1
标芯片中进而完成设计的数字系统。该方法设计灵活，便于 其中可编程器件采用ISPLSI1032 ，时钟频率
实现。 为 ，脉冲发生器芯片采用 。
10Mhz CD4060 CD4060
关键词：频率计；可编程逻辑器；
VHDL 由一振荡器和 级二进制串行计数器位组成，振
14
荡器的结构可以是 或晶振电路， 为高电平
中图分类号： 文献标志码： RC CR
TM935 A
时，计数器清零且振荡器使用无效。所有的计数器
位均为
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