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Verilog HDL设计练习进阶（一） 练习一．简单的组合逻辑设计 目的：掌握基本组合逻辑电路的实现方法。  这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。在Verilog HDL中，描述组合逻辑时常使用assign结构。注意equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。模块源代码：//--------------- compare.v -----------------module compare(equal,a,b);input a,b;output equal; assign equal=(a==b)?1:0; //a等于b时，equal输出为1；a不等于b时， //equal输出为0。endmodule 测试模块用于检测模块设计得正确与否，它给出模块的输入信号，观察模块的内部信号和输出信号，如果发现结果与预期的有所偏差，则要对设计模块进行修改。 测试模块源代码：`timescale 1ns/1ns //定义时间单位。`include ./compare.v //包含模块文件。在有的仿真调试环境中并不需要此语