Chap6 时序逻辑电路的分析和的设计.ppt

Chap6 时序逻辑电路的分析和设计 本章要求 时序逻辑电路的基本概念 时序逻辑电路的分析方法 同步时序逻辑电路的设计方法 6.3 同步时序逻辑电路的设计方法 时序电路设计也称时序电路综合，是时序电路分析的逆过程。 要求: 根据给定的逻辑功能要求，选择适当的逻辑器件，设计出符合要求的时序电路。 设计的基本指导思想: 用尽可能少的触发器和门电路来实现待设计的时序电路。 本章部分习题及作业讲解 状态合并 (1)中S1和S3状态相同，(2)中S0和S3状态相同。 等价状态: 在原始状态图中，如图有两个或两个以上的状态，在输入相同的条件下，不仅有相同的输出，而且向同一个次态转换，称等价。 6.1.7 已知某同步时序电路含有两个正边沿D触发器，其驱动方程、 输出方程为 输入信号的波形如图题6.1.7所示，设电路的初始状态为00，试画出Q1Q0的波形，并分析其逻辑功能。 解 状态方程为 作状态表 01/1 11/1 01/1 11/1 11 10/1 01/1 10/1 00/1 10 01/0 11/0 01/0 10/0 01 10/0 01/0 10/0 00/0 00 X2X1=10 X2X1=11 X2X1=01 X2X1=00 次态/输出 现态 CP X1 X2 Q0 Q1 计算机仿真验证(基于PROTEL) 1)