如何提高电子产品抗干扰能力和电磁兼容性.docVIP

如何提高電子產品的抗幹擾能力和電磁兼容性 在研制帶處理器的電子產品時，如何提高抗幹擾能力和電磁兼容性？ 1、? 下面的一些系統要特別注意抗電磁幹擾： (1)? 微控制器時鐘頻率特別高，總線周期特別快的系統。 (2)? 系統含有大功率，大電流驅動電路，如產生火花的繼電器，大電流開關等。 (3)? 含微弱模擬信號電路以及高精度A/D變換電路的系統。 2、? 為增加系統的抗電磁幹擾能力採取如下措施： (1)? 選用頻率低的微控制器： ??? 選用外時鐘頻率低的微控制器可以有效降低噪聲和提高系統的抗幹擾能力。同樣頻率的方波和正弦波，方波中的高頻成份比正弦波多得多。雖然方波的高頻成份的波的幅度，比基波小，但頻率越高越容易發射出成為噪聲源，微控制器產生的最有影響的高頻噪聲大約是時鐘頻率的3倍。 (2)? 減小信號傳輸中的畸變 ??? 微控制器主要採用高速CMOS技術制造。信號輸入端靜態輸入電流在1?A左右，輸入電容10PF左右，輸入阻抗相當高，高速CMOS電路的輸出端都有相當的帶載能力，即相當大的輸出值，將一個門的輸出端通過一段很長線引到輸入阻抗相當高的輸入端，反射問題就很嚴重，它會引起信號畸變，增加系統噪聲。當Tpd＞Tr時，就成了一個傳輸線問題，必須考慮信號反射，阻抗匹配等問題。 ??? 信號在印制板上的延遲時間與引線的特性阻抗有關，即與印制線路板材料的介電常數有關。可以粗略地認為，信號在印制板引線的傳輸速度，約為光速的1/3到1/2之間。微控制器構成的系統中常用邏輯電話元件的Tr（標準延遲時間）為3到18ns之間。 ??? 在印制線路板上，信號通過一個7W的電阻和一段25cm長的引線，線上延遲時間大致在4~20ns之間。也就是說，信號在印刷線路上的引線越短越好，最長不宜超過25cm。而且過孔數目也應盡量少，最好不多於2個。 ??? 當信號的上升時間快於信號延遲時間，就要按照快電子學處理。此時要考慮傳輸線的阻抗匹配，對於一塊印刷線路板上的集成塊之間的信號傳輸，要避免出現Td＞Trd的情況，印刷線路板越大系統的速度就越不能太快。 ? 用以下結論歸納印刷線路板設計的一個規則： ? 信號在印刷板上傳輸，其延遲時間不應大於所用器件的標稱延遲時間。 (3) ?減小信號線間的交叉幹擾： ??? A點一個上升時間為Tr的階躍信號通過引線AB傳向B端。信號在AB線上的延遲時間是Td。在D點，由於A點信號的向前傳輸，到達B點後的信號反射和AB線的延遲，Td時間以後會感應出一個寬度為Tr的頁脈沖信號。在C點，由於AB上信號的傳輸與反射，會感應出一個寬度為信號在AB線上的延遲時間的兩倍，即2Td的正脈沖信號。這就是信號間的交叉幹擾。幹擾信號的強度與C點信號的di/at有關，與線間距離有關。當兩信號線不是很長時，AB上看到的實際是兩個脈沖的迭加。 ??? CMOS工藝制造的微控制由輸入阻抗高，噪聲高，噪聲容限也很高，數字電路是迭加100~200mv噪聲並不影響其工作。若圖中AB線是一模擬信號，這種幹擾就變為不能容忍。如印刷線路板為四層板，其中有一層是大面積的地，或雙面板，信號線的反面是大面積的地時，這種信號間的交叉幹擾就會變小。原因是，大面積的地減小了信號線的特性阻抗，信號在D端的反射大為減小。特性阻抗與信號線到地間的介質的介電常數的平方成反比，與介質厚度的自然對數成正比。若AB線為一模擬信號，要避免數字電路信號線CD對AB的幹擾，AB線下方要有大面積的地，AB線到CD線的距離要大於AB線與地距離的2~3倍。可用局部屏蔽地，在有引結的一面引線左右兩側布以地線。 (4)? 減小來自電源的噪聲 ??? 電源在向系統提供能源的同時，也將其噪聲加到所供電的電源上。電路中微控制器的復位線，中斷線，以及其它一些控制線最容易受外界噪聲的幹擾。電網上的強幹擾通過電源進入電路，即使電池供電的系統，電池本身也有高頻噪聲。模擬電路中的模擬信號更經受不住來自電源的幹擾。 (5)? 注意印刷線板與元器件的高頻特性 ??? 在高頻情況下，印刷線路板上的引線，過孔，電阻、電容、接插件的分布電感與電容等不可忽略。電容的分布電感不可忽略，電感的分布電容不可忽略。電阻產生對高頻信號的反射，引線的分布電容會起作用，當長度大於噪聲頻率相應波長的1/20時，就產生天線效應，噪聲通過引線向外發射。 ? 印刷線路板的過孔大約引起0.6pf的電容。 ? 一個集成電路本身的封裝材料引入2~6pf電容。 ??? 一個線路板上的接插件，有520nH的分布電感。一個雙列直扦的24引腳集成電路扦座，引入4~18nH的分布電感。 ??? 這些小的分布參數對於這行較低頻率下的微控制器系統中是可以忽略不計的；而對於高速系統必須予以特別注意。 (6)? 元件布置要合理分區 ??? 元件在印刷線路板上排列的位置要充分考慮抗