数字电路与逻辑设计课件$第六章时序逻辑电路.pptVIP

第六章 时序逻辑电路 6.1 概述 1）按电路中触发器的动作特点可分为： 6.2 时序逻辑电路的分析 （4）状态转换表及状态图 （6）电路的功能 CP1=Q0 CP1=Q0 6.3 常见时序逻辑电路 1、 寄存器 2、移位寄存器 1）由D触发器构成的右移位寄存器 时序图 2）四位串行输入、串/并行输出左移寄存器 3)四位串行输入、串/并行输出双向移位寄存器 3、中规模集成计数器 （2）74LS90的应用（以7进制为例） 清0电路的改进 74LS160、74LS161 为异步清零 6.4 时序逻辑电路的设计 一、同步时序逻辑电路的设计方法 2．同步计数器的设计举例 例 设计一个同步5进制加法计数器 （5）选择触发器。选用JK触发器。 （6）求各触发器的驱动方程。 利用逻辑分析的方法画出电路完整的状态图。 3．一般时序逻辑电路的设计举例 典型的时序逻辑电路具有外部输入变量X，所以设计过程要复杂一些。 （3）状态化简。 观察上图可知，S2和S3在相同的输入下有着相同的输出和次态，故S2和S3是等价状态，可将其合并并用S2表示，得简化状态图: （4）状态分配。 该电路有3个状态，可以用2位二进制代码组合（00、01、10、11）中的 三个代码表示。本例取S0=00、S1=01、S2=11。 （7）画逻辑图。 （8）检查能否自启动。 6.5 序列信号发生器 本章小结 1．时序逻辑电路的特点；任一时刻输出状态不仅取决于当时的输入信号，还与电路的原状态有关。因此时序电路中必须含有存储器件。 本章小结 解：循环长度M=8,23＝8，取n=3,用三位寄存器实现。 一、状态划分（按三位一组划分状态） 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 Q2Q1Q0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 0 1 0 0 0 0 0 有两组状态均为000 有两组状态均为111 不满足寄存规律，三位寄存器不能实现这样的序列。所以要增加寄存器位数。 取n=4,重新进行状态划分。 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Q3n+1 Q2 Q0n+1 Q1n+1 Q2n+1 Q0 Q1 Q3 0 0 0 0 0 0 0 1 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 0 0 1 0 0 0 0 0 0 1 0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 0 0 1 0 0 0 0 0 0 0 从状态转换表中得出： 满足移存规律，选用74194作移位寄存器。 Q3 Q n = + 1 0 QA QB 74194 0 CP D R S0 S1 QC QD A B C D 1 SL SR 1 1 移存型序列信号发生器只能产生一组序列信号，如果要同时产生多组序列信号，可以采用计数型序列信号发生器。 计数型序列信号发生器是在计数器的基础上加适当的反馈网络构成。要实现序列长度为M的序列信号发生器，其设计步骤为： ★ 先设计一个计数模置为M的计数器。 ★ 再令计数器每一个状态输出符合序列信号要求。 ★ 根据计数器状态转换关系和序列信号要求设计输出组合网络。 三、计数型序列信号发生器 例：设计产生序列信号1101000101，1101000101，┄的计数型序列信号发生器电路。要求用74161做计数器。 解：先用74161反馈置数法设计M10计数器。 1 1 1 1 0 1 1 1 F 1 1 0 0 0 0 1 1 Q2 1 0 1 0 0 1 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 Q0 Q1 Q3 ☆ 令计数器每一个状态与一位序列信号相对应。 1 1 0 1 0 0 0 1 0 1 ☆ 画出实现F的卡诺图。 1 1 1 1 1 0 0 0 0 0 X X X X X X F=Q3+Q1Q0+Q2Q0 计数器在0110~1111之间循环计数，F循环输出1101000101序列信。