晶体管技术领域趋势分析.pdfVIP

科技论坛 2014．11 表 2器件特性参数汇总表 元件的晶体管结构。台积 电表示，20nm工艺将 比22纳米拥有更 VDD lV 优异的闸密度及芯片效能 ／成本比，其闸密度比28纳米高两倍。 Lgate 25nm TSMC将会于2012年下半年开始 20nm的风险性试产。 采用的 S沟道层厚度 tSi 3．5nm 技术和工艺如下 ： 隔离层厚度 15nm 1)继续使用 20纳米 193纳米沉浸式光刻技术，但它也将部 IGIDL 13pA／um 署一个双图形和源掩码优化方案。 导通电压 Ion 553uA／um 2)采用低 电阻铜ultra-low—K连接技术。其中低 K材料的k loff 0．9nA／um 常数为 2．3，同时针对 k材料难找这一问题寻找低阻材料来代替 DIBL 100盯IV／V 低 k材料。 亚阈斜率 SS 83mV／dec 3)在该节点上，它可能会使用一个或多个双重图形，源面罩 优化等技术形式。 还包括有创新的patterning技术以及布局 2 InteI 设计方法等。 据 Intel的制程技术经理MarkBohr介绍，英特尔在 22nm 4)将采用第五代应变工程技术和第二代high—k／metal— 还将继续采用体硅技术，不会使用部分耗尽型SOI技术”，不过他 gate(HKMG)技术。 也承认 Intel正在 ‘研‘究’，全耗尽型SOI技术。另外 Intel同时也 5)将采用后栅工艺，针对 PMOS和NMOS分别采用不同的金属 在研究基于TSV的芯片3D互联技术。英特尔将于 2011年底推出 栅。最多具有 lO级的金属层。 采用 22nm工艺的MPU。 4 Tosh．ba(东芝 ) 去年九月英特尔发布了带有SRAM阵列和周边逻辑 电路的 东芝公司在 22nm节点未有太多报道，而半节点20nm则有 22nm测试芯片，采用的一些工艺技术如下 ： 很大进展。该公司已经开发出未来EUV光刻所必需的高分辨率的 1)第三代后栅极高k／金属栅工艺，也就是在栅极工艺的最 光刻胶 ，并采用了全球首个 20nm工艺技术对其可行性进行了验 后沉积栅介 电层和金属。 证。同时2010年7月东芝20nm级NAND闪存新厂Fab 5开工建 2)采用了Intel第三代gate—lastHKMG制程技术，门极绝 设。其 20nm级CMOS工艺技术获得 了重大突破，开启了使用体硅 缘层和金属栅极的主要部分在制造工序的最后几个工步制造成 CMOS工艺制造下一代超大规模集成 电路设备的大 门，成为业界 型，避开前面的高温退火工步。 首个能够投入实际生产的20nm级CMOS工艺。采用的工艺及制造 3 TSMC 技术为改善晶体管沟道的掺杂材料。在沟道构造中使用了三层材 TSMC计划放弃 22nm全节点而改用半节点2