CMOS模拟集成电路的设计_ch9运算放大器.ppt

CMOS模拟集成电路设计 运算放大器 提纲 1、概述 2、一级运放 3、两级运放 4、增益的提高 5、共模反馈 6、输入范围限制 7、转换速率 8、电源抑制 9、运放的噪声 1、概述 “运算放大器（运放）” 高增益的差动放大器 1.1 性能参数 2、一级运放 基本电路结构 套筒式共源共栅运放（telescopic cascode op amp） 折叠共源共栅运放（folded cascode op amp） 折叠共源共栅运放（续） 折叠共源共栅运放（续） 折叠共源共栅运放（续） 3、两级运放 基本电路结构 4、增益的提高 Gm，Rout 高增益差动共源共栅级结构 高增益差动共源共栅级结构（续） 5、共模反馈 电路的失配使电路产生“共模误差” 右图的pmos电流源做负载的电路的共模电平不容易确定 失配使电流出现误差，进而影响晶体管的工作状态（脱离饱和区） CM不能通过差动反馈达到稳定。 检测输出共模电平 检测输出共模电平（续） 控制共模电平 控制共模电平（续） 控制共模电平（续） 控制共模电平（续） 6、输入范围限制 大的共模输入范围 大的共模输入范围（续） 7、转换速率 Review：小信号下，RC网络，阶跃 7、转换速率 转换速率（压摆率）：输入阶跃信号幅度很大时，实际的输出表现具有近似为常数的斜率，该常数定义为转换速率。 处理大信号时，运放工作于非线性区 处理正弦信号V0sinω0t 8、电源抑制 电源抑制比（PSRR）：从输入到输出的增益除以从电源到输出的增益。 运放的噪声 套筒式运放的噪声 折叠式运放的噪声 折叠式运放的噪声比相应的套筒式的结构的噪声更大 PMOS和NMOS电流源对噪声的贡献随它们的跨导正比例增加，因此，出现了噪声和输出摆幅之间的折中关系。 二级（多级）运放的噪声主要由第一级决定，因为第二级以后的噪声在参照主要输入时，要除以前级的增益。 性能比较 一级运放设计实例（optional） 约束条件 电源电压 工艺 温度 设计步骤 1.由已知的CL并根据转换速率的要求（或功耗要求）选择ISS（I5）的范围； 2. 计算满足频率要求的Rout范围， 并根据Rout计算并修订ISS的范围； 3. 设计W3/L3（ W4/L4 ）满足上ICMR（或输出摆幅）要求； 4. 设计W1/L1满足增益要求； 5. 设计W5/L5满足下ICMR（或输出摆幅）要求； 6. 若达不到设计要求，重复上述过程。 设计举例 设计电流镜负载的MOS差分放大器：VDD=5V，SR≥10V/?s，CL＝5pF，功耗≤1mW，电压增益=100，1V ≤ ICMR ≤ 4.5V, f-3dB ≥ 100kHz。假定μnCox=110 μA/V2， μpCox=50 μA/V2 ，λn＝0.04V-1， λp＝0.05V-1（有效沟道长度为0.5 μm时）， γ=0，VTHN＝| VTHP | =0.7V。 运放的噪声 共源共栅器件产生的噪声可以忽略 运放的噪声 共源共栅器件产生的噪声可以忽略 运放的噪声 小结 中 高 中 中 高 高增益 运放 低 中 低 高 高 两级运放 中 中 高 中 中 折叠式 共源共栅 低 低 高 低 中 套筒式 共源共栅 噪声 功耗 速度 输出摆幅 增益 一级运放设计实例 设计描述 小信号增益 频率响应 输入共模范围（ICMR） 输出摆幅 转换速率 功耗 负载电容CL 关系方程 一级运放设计实例 一级运放设计实例 解： 1. 为满足转换速率的要求， 功耗的要求 2. －3dB的要求， 而 选取I5＝100μA 3. W3/L3＝8 一级运放设计实例 4. 5. W1/L1＝18.4 W5/L5＝300 又根据 6.若不满足要求，重复以上步骤；例如调整M5和M1,2上的OD，以减小M5尺寸 输出摆幅（单端）等于VDD减去各管的过驱动电压与电流源压降之和。 大的WL，会降低带宽 大的WL，会降低带宽 电阻的并联以及m5流过两个支路的电流减小了输出电阻，且跨导也较低 P管贡献更大的电容 电流镜和负载管（或尾电流源）的不匹配，会造成m3（4）或M5进入三极管区，造成CM偏离。 输入与输出短接时； Cm敏感于电路失配 反馈可以决定差模信号，但不能决定共模电平。 可以采用单位增益放大器结构 输出摆幅降低：没有CMFB时，为OD3＋OD5；有CMFB时，为ODI1+Vgs7＝2OD＋Vth Im34趋于上升，电流平衡的过程 负反馈 同样Im56有下降的趋势，迫使OD56升高，下CASCODE管的OD下降。 负反馈 使上网络和下网络的电流相等（饱和平衡） 使上网络和下网络的电流相等