【题5.14】已知维持阻塞结构d触发器各输入端的电压波形.docVIP

【题5.14】已知维持阻塞结构D触发器各输入端的电压波形如图P5.14所示，试画出Q、Q’端对应的电压波形。 解：根据D触发器逻辑功能的定义及维持阻塞结构所具有的边沿触发方式，即可画出Q和Q’的电压波形如图A5.14. 【题5.15】已知CMOS边沿触发方式JK触发器各输入端的电压波形如图P5.15所示，试画出Q、Q’端对应的电压波形。 解：根据JK触发器逻辑功能的定义和边沿触发方式的动作特点，画出的Q、Q’端电压波形如图A5.15。 【题5.16】在脉冲触发T触发器中，已知T、CLK端的电压波形如图P5.16所示，试画出Q、Q’端对应的电压波形。设触发器的初始状态为Q=0。 解：根据T触发器逻辑功能的定义以及脉冲触发方式的动作特点，画出的Q、Q’端电压波形如图A5.16.。 【题5.17】在图P5.17的主从结构JK触发器电路中，已知CLK和输入信号T的电压波形如图所示，试画出触发器输出端Q和Q’的电压波形。设触发器的起始状态为Q=0。 解：将JK触发器的J和K接在一起作为输入端，就得到了T触发器。按照T触发器的逻辑功能和脉冲触发方式的动作特点，就到得到了图A5.17中Q、Q’端的电压波形。 【题5.18】设图P5.18各触发器的初始状态皆为Q=0，试画出在CLK信号连续作用下各触发器输出端的电压波形。 解：根据每个触发器的逻辑功能和触发方式，画出输出端Q的电压波形，如图A5.18。 【题5.19】试写出图P5.19（a）中各电路的次态函数（即Q1*、Q2*、Q3*、Q4*与现态和输入变量之间的函数式），并画出在图P5.19（b）给定信号的作用下Q1、Q2、Q3、Q4的电压波形。假定各触发器的初始状态均为Q=0。 解：由图中可写出触发器FF1的驱动方程为 J1=A’；K1=B’ 将它们代入JK触发器的特性方程Q*=JQ’+K’Q，得到 Q1*=A’Q1’+BQ1 触发器FF2的驱动方程为 S2=AB；R2=(A+B)’ 将它们代入SR触发器的特性方程Q*=S+R’Q，得到 Q2*=AB+(A+B)Q2 触发器FF3的驱动方程为T3=A☉B，将它代入T触发器的特性方程Q*=TQ’+T’Q=T⊕Q，于是得到 Q3*=（A☉B）⊕Q3 触发器FF4的驱动方程为D4=A⊕B，将它代入D触发器的特性方程Q*=D，得到 Q4*=A⊕B 从t=0开始依次根据每个触发器的状态方程求出它们在CLK信号作用后应有的次态，就可以画出Q1、Q2、Q3、Q4在一系列CLK信号作用下的电压波形了，如图A5.19所示。 【题5.20】在图P5.20电路中已知输入信号uI的电压波形如图所示，试画出与之对应的输出电压uO的波形。触发器为维持阻塞结构，初始状态为Q=0。（提示：应考虑触发器和异或门的传输延迟时间。） 解：当uI=0、Q=0时，异或门的输出uO等于0。uI变为高电平以后，uO也变成高电平。因为uO也是触发器的时钟输入端，所以经过触发器的延迟时间后，Q端被置成1状态；再经过异或门的传输延迟时间，uO回到低电平。因此，uO高电平持续时间等于触发器的传输延迟时间与异或门的传输延迟时间之和。 uI从高电平跳变至低电平以后电路的工作过程与上述过程类似。这样就得到了图A5.20的uO电压波形。 【题5.21】在图P5.21所示的主从JK触发器电路中，CLK和A的电压波形如图中所示，试画出Q端对应的电压波形。设触发器的初始状态为Q=0。 解：在CLK=1期间主从JK触发器的主触发器接收输入信号。若此期间出现A=1的信号，则主触发器被置1，在CLK变为低电平后，从触发器随之被置1，使输出为Q=1。而当CLK回到高电平以后与非门的输出变为低电平，于是又通过异步置0端R将触发器置0。这样我们就得到了图A5.21的波形图。 利用这个电路可以监视在CLK=1期间A端是否有高电平信号输入。如果A端由高电平输入信号，则Q端给出一个正脉冲；如果A端没有输入信号，则Q端始终为0。 【题5.22】图P5.22所示是用CMOS边沿触发器和或非门组成的脉冲分频电路。试画出在一系列CLK脉冲作用下Q1、Q2和Z端对应的输出电压波形。设触发器的初始状态皆为Q=0。 解：第1个CLK脉冲到来之前D1=1、D2=0，CLK上升沿到达后将两个触发器置成Q1=1、Q2=0。 第2个CLK脉冲到来之前D1=1、D2=1，CLK上升沿到达后Q1=1、Q2=1。 第3个CLK脉冲到来之前D1=0、D2=1，CLK上升沿到达后Q1=0、Q2=1。 但由于Q1的低电平接到了第2个触发器FF2的异步置0端，所以在Q 1变为0以后立刻将FF2置0，于是电路回到了起始状态。据此即可画出Q1和Q2的电压波形。 根据Z=（Q1+CLK）’，就能很容易地从Q1和CLK的波形得到了Z的波形了，如图A5.22。 【题5.