74LS190内部功能电路设计报告.doc

成 绩 评 定 表 学生姓名 XXX 班级学号 专 业 电子科学与技术 课程设计题目 74LS190内部功能电路设计 评 语 组长签字： 成绩 日期 年 月 日 课程设计任务书 学 院 信息科学与工程学院 专 业 电子科学与技术 学生姓名 XXX 班级学号 课程设计题目 74LS190内部功能电路设计 实践教学要求与任务: （1）74LS190 内部功能电路设计； （2）使用SMIC 工艺库smic18mm_1P6M 完成设计； （3）完成全部流程：设计规范文档、模块设计、代码输入、功能仿真、约束与综合、布局布线、时序仿真、物理验证等。 工作计划与进度安排: 第1-2天：讲解题目，准备参考资料，检查、调试实验软硬件，进入设计环境，开始设计方案和验证方案的准备； 第3-5天：完成设计，经指导老师验收后进入模块电路设计（验收设计文档）； 第6-9天：完成模块电路代码输入，并完成代码的仿真（验收代码与仿真结果）； 第 9-10天：约束设计，综合（验收约束与综合结果）； 第11-12天：布局布线，完成版图（验收版图结果）； 第13-14天：物理验证、后仿真，修改设计（验收物理验证结果和时序仿真结果）； 第15天：整理设计资料，验收合格后进行答辩。 指导教师： 年 月 日 专业负责人： 年 月 日 学院教学副院长： 年 月 日 摘 要 74LS190电路是十进制同步可逆计数器，它是单时钟控制的，能够完成置数、加减计数、保持功能，还有进位或借位、级联等功能。本文详细介绍了依据功能要求74ls190内部电路方案设计的过程。并在此基础上将整体电路分为加法模块、减法模块、RC信号产生模块、进位借位等主要功能模块。实现中采用Verilog HDL描述、ModelSim进行功能仿真、通过Design Compiler进行逻辑综合，然后在Cadence公司的encounter13.1上完成布局布线并输出网表，最后再用Modelsim进行后仿真，验证设计的功能与时序的正确性。 关键词 Verilog HDL；FPGA；仿真；综合；74LS190可逆计数器 ；PR 目 录 引 言 1 1 总体电路结构设计 2 1.1 电路功能与性能 2 1.2 主要调度算法 2 1.3 电路接口 2 1.4 电路功能框图 3 1.5 74ls190电路原理框图 4 2 模块设计 5 2.1 加、减法计数器模块设计 5 3 设计仿真 6 3.1 仿真的功能列表 6 3.2 仿真平台构建和仿真结果 6 3.2.1 仿真平台与激励 6 3.2.2 电路功能仿真结果 7 4 约束及综合实现 8 4.1 约束策略 8 4.2 脚本 8 4.3 综合文件 10 4.4 综合过程 11 5 布局布线 13 5.1 文件准备 13 5.2 布局布线过程 13 5.3 物理验证 15 6 后仿真 18 总结 19 参考文献 20 附录A 电路源代码 21 附录B 顶层设计源代码 22 附录C 设计约束代码 24 附录D IO文件代码 26 引 言 随着可编程器件FPGA/CPLD成本的逐渐降低，以及开发测试技术的日益普及，FPGA/CPLD以其较好的集成度和稳定性、可编程实现与升级的特点，在电子设计领域得到了越来越多的应用。 本设计要实现一个74ls190内部电路功能设计，要求完成加减可逆计数、保持、置数等功能的电路设计。本设计采用FPGA/CPLD的方案，使用Altera的Cyclone芯片，开发过程中采用Altera的集成工具Quartus II 11.0实现设计。基本流程是这样的：首先根据设计任务要求进行方案的设计，包括引脚确定、时序关系、功能框图与模块划分等；然后依据模块设计进行模块HDL代码的输入与功能仿真，功能仿真采用HDL仿真工具Modelsim SE 10.1a；完成功能仿真后再Quartus II 11.0平台下进行电路的约束与综合；综合结果无误后进行布局与布线，生成配置文件；在下载前进行时序分析；最后下载、测试，从而完成设计。 本设计主要采用的是LED灯的显示来记加减可逆计数、保持、置数等功能的。 　 1 总体电路结构设计 电路功能与性能 74ls190就是用同一个时钟信号通过一定的电路结构完成计数功能。在异步并行置数的作用下实现异步置数功能，在使能端和加减控制端的共同作用下实现加法计数、减法计数功能。根据题目要求，输入频率是1HZ时，通过控制端实现加减可逆计数、保持、置数等功能。 1.2 主要