基于Verilog HDL通信系统的设计-第10章.pptVIP

第10章 以太网物理层关键技术的 Verilog HDL实现 china_54@ china_54@ * * * 基于Verilog HDL的通信系统设计 基于Verilog HDL的通信系统设计 以太网作为一种局域网基本介质接入技术，近年来得到迅速的应用发展。以太网的应用范围广泛从公司、企业的局域网甚至到小区、大楼的网络都在采用以太网技术。所以关于以太网的研究和应用成为目前热点，多数公司都有各自在以太网领域开发的芯片。本章从以太网的基本概念入手，重点介绍了以太网物理层的基本功能，给出了扰码、CRC校验、帧同步以及8B/10B编码的原理及其Verilog HDL实现。 基于Verilog HDL的通信系统设计 10-1 以太网概述 以太网于1973年由“Xerox”提出并且实现了达到3Mbps的传输速率，之后在“Xerox”、“Digitial、Intel”的共同努力下于1980年推出了10Mpbs DIX以太网标准。随后的以太网技术（802.3）、令牌总线（802.4）、令牌环（802.5）共同成为局域网领域的三大标准。接着全双工以太网、百兆以太网技术相继出现。1995年IEEE正式通过了802.3u快速以太网标准，而传输速率的提升又极大地促进了应用领域的发展，这极大地刺激了人们对网络容量的渴求，为此，20世纪90年代后百兆以太网的出现更增强了IT行业的影响力。 基于Verilog HDL的通信系统设计 10-2 数据流扰码和解扰码器的Verilog HDL实现 10-2-1 串行扰码和解扰码器的设计 在数字通信系统中，在发送端原始数据通过扰码模块加扰后数字信息的原有形式被“扰乱”，这一操作被称为“加扰”，但是这种扰乱是有规律可循的，因此也是可以解除的。扰码在数字信号处理中得到广泛的使用，通常在“0”和“1”码元交替点提取定时信息，若出现长“0”和长“1”的游程，将可能影响到同步的建立和保持。所以扰码的作用就是对输入信号进行随机化处理，以减少数据的连“0”连“1”数目，确保接收端的位同步提取，并同时扩展基带信号频率，起到加密效果。这种加扰的基础建立在伪随机序列理论的基础上，其工作原理就是在发送端用加扰来改变原来数字的统计特性，而在接收端用解扰器恢复原始的数字信号。 基于Verilog HDL的通信系统设计 10-2-2 8位并行扰码器和解扰器的设计 1. 8位并行加扰器设计 在高速率的数据传输过程中，为了满足数据高速处理的需要，一般扰码器和解扰器通常采用并行的方式来实现。 2. 8位并行解扰器设计 并行解扰电路的设计原理和并行加扰电路的设计原理相同。 基于Verilog HDL的通信系统设计 10-3 CRC-16的Verilog HDL实现 在数字通信中，可能会因为各种原因导致数据在传输过程中或接收时发生错误，为了保证数据传输的可靠性和数据校验的高效性，常常采用一些差错控制方法。循环冗余校验CRC（Cyclic Redundancy Code）就是一种被广泛采用的差错控制方法和数据编码方法。它具有编码和译码方法简单，检错和纠错能力强等特点，能有效的对数据进行编码，并可以显著地提高系统的检错能力，从而保证数据传输的可靠性和正确性，因此在大多数的以太网协议中都采用了CRC校验来进行差错控制。 基于Verilog HDL的通信系统设计 10-3-1 串行CRC-16校验的Verilog HDL实现 CRC编码是根据CRC校验原理得出的一种编码方法，CRC校验的基本思想是。利用线性编码理论，在发送方向根据要传输的k位二进制序列，以一定的规则产生r位校验用的监督码（CRC码），并附在信息位之后，构成一个新的二进制代码序列共n=k+r位。在接收方，则根据信息码和CRC码之间的规则进行校验，以确定传输中是否出现错误。同样，CRC编码也是采用这种线性编码理论进行编码，编码和译码双方都使用同一个生成多项式 ，例如：CRC-CCITT、CRC16。 对于一个数据进行编码，简单的说，就是原始数据通过某种算法，得到一个新的数据。而这个新的数据与原始数据有着固有的内在联系。通过把原始数据和新的数据组合在一起形成新的数据，因此这个数据具有自我校验能力。 基于Verilog HDL的通信系统设计 10-3-2 并行CRC-16的Verilog HDL实现 在利用CRC-16串行编码电路对输入数据进行编码时，它的输入数据是串行输入的，因此数据传输率较低，它的运算速度的提高完全依赖于系统时钟频率的提高，不能够满足现在的低功耗下的数据快速传输。如果将数据进行并行处理，就可以在较低的时钟频