Lecture 实例C 计时电路设计实例.pdfVIP

VHDL数字系统设 计与测试 钟桦 电院智能所 主楼III416 huazhongxd@163.com 实例 1/100s计时电路设计 功能要求 精度1/100s 内部时钟脉冲频率应大于100Hz，例如取1kHz 最长计时时间：1h 需6位的显示器，如59分59.99秒 设置复位和启/停开关 复位：异步清零，做好计时准备； 启/停：按一下启动，再按一下停止； 1/100s计时电路结构 复位 开关 +5v 段输入 a b reset_sw segment c d e common f min s 1/100s 启/停 start_stop_sw g sysres clk 开关 系统加电 1kHz时钟 公共输入,频率为166Hz 复位输入 输入 1/100s计时控制芯片的结构 5大子模块： 控制ctrl 键输入keyin 定时计数cntblk 时钟产生clkgen 显示disp reset_sw keyin cntblk disp segment start_stop_sw 键输入 定时计数 显示 common stst res keyclk (25Hz) ctrl cnten clkgen 控制 时钟产生 cntclk (100Hz) sysres clk(1kHz) 计时控制芯片实体： 可直接接高 电平有效 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_USIGNED.ALL; USE WORK.P_stop_watch.ALL; ENTITY stop_watch IS PORT( sysres, reset_sw,