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基于ESL并采用System C和System Verilog 的设计流程 时间：2012-07-23 来源：作者： 关键字： System Verilog ESL 设计流程 ESL解决方案的目标在于提供让设计人员能够在一种抽象层次上对芯片进行描述和分析的工具和方法，在这 种抽象层次上，设计人员可以对芯片特性进行功能性的描述，而没有必要求助于硬件（RTL ）实现的具体细节。 当今，芯片设计需要进行深入的系统级仿真，以确保设计的体系架构合适均衡。在绝大多数 情况下，所进行的这些仿真还要求在芯片的仿真模型上运行大量的软件，以覆盖所需的功能。为 了让这些仿真具有合适的执行性能，架构设计正在向电子系统级（ESL ）解决方案发展。本文探讨 了一种基于SystemC和 SystemVerilog 的设计流程如何满足极为复杂的硬/软件系统级芯片（SoC ） 的设计周期和降低风险的目标。 复杂性催生ESL方法学 为了探讨ESL在设计流程中的作用，我们首先看一下当今的主要设计原则。下面的图1所示是一个 十分典型的芯片。目前，这类SoC 的一大部分是采用IP 模块进行组装的。这些模块部分来源于以 前的设计，其它是从内部IP库获取的，或者是由外部IP提供