层次型结构片上网络测试方法的研究.pdfVIP

更多技术文章，论文请登录 第 23 卷 第 5 期 电子测量与仪器学报 Vol. 23 No. 5 · 34 · JOURNAL OF ELECTRONIC MEASUREMENT AND INSTRUMENT 2009 年 5 月 层次型结构片上网络测试方法研究* 赵建武 师奕兵 王志刚 (电子科技大学自动化工程学院, 成都 610054) 摘 要: 使用 HDL 硬件描述语言建模了在 FPGA 芯片中可综合实现的二维网状片上网络,在此基础上建立了片上网络测试 平台。提出了一种新颖的基于全扫描和逻辑内建自测试的层次型结构片上网络测试方法, 论述了层次型结构和非层次型结构 SoC 芯片测试方法的差异, 给出了与 IEEE Std. 1500 标准兼容的测试壳设计, 测试响应特征分析使用空间和时间数据压缩技术。 实验结果显示本文所提出测试方法能有效地减少测试时间和测试数据量, 从而降低了整体测试成本。该方法适用于不同类型的 片上网络。 关键词: 片上网络；层次型结构；全扫描；逻辑内建自测试；测试壳；IEEE Std. 1500 中图分类号: TN407 文献标识码: A 国家标准学科分类代码: 510.3010 Research on test strategy for hierarchical network-on-chips interconnection infrastructure Zhao Jianwu Shi Yibing Wang Zhigang (School of Automation Engineering, University of Electronic Science and Technology of China, Chengdu 610054, China) Abstract: 2D mesh topological NoC test platform described VHDL is modeled, and a novel test strategy for the hi- erarchical NoC interconnect infrastructure is proposed based on full scan, logic BIST and an IEEE Std. 1500-compliant test wrapper. The differences between the test method of hierarchical and non-hierarchical SoCs is discussed, and a space and time data compaction scheme used in test response analysis is described. The experimental results show that a good tradeoff of area overhead, test data volume, and test time are achieved by the proposed technique. The method can be applied for large NoC sizes and does not depend on the network r