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高速 ADC 的低抖动时钟设计 摘要：本文主要讨论采样时钟抖动对 ADC 信噪比性能的影响以及低抖动采样时 钟电路的设计。 关键字： 解调 接收机 数字 引言 ADC 是现代数字解调器和软件无线电接收机中连接模拟信号处理部分 和数字信号处理部分的桥梁，其性能在很大程度上决定了接收机的整体性能。在 A/D 转换过程中引入的噪声来源较多，主要包括热噪声、ADC 电源的纹波、参 考电平的纹波、采样时钟抖动引起的相位噪声以及量化错误引起的噪声等。除由 量化错误引入的噪声不可避免外，可以采取许多措施以减小到达 ADC 前的噪声 功率，如采用噪声性能较好的放大器、合理的电路布局、合理设计采样时钟产生 电路、合理设计ADC 的供电以及采用退耦电容等。本文主要讨论采样时钟抖动 对 ADC 信噪比性能的影响以及低抖动采样时钟电路的设计。 (a)12 位 ADC 理想信噪比 (b)AD9245 实测信噪比 图 1 不同时钟抖动情形下 12 位 ADC 的信噪比示意图 时钟抖动对 ADC 信噪比的影响 采样时钟的抖动是一个短期的、非积累性变量，表示数字信号的实际定时位 置与其理想位置的时间偏差。时钟源产生的抖动会使 ADC 的内部电路错误地触 发采样时间，结果造成模拟输入信号在幅度上的误采样，从而恶化 ADC 的信噪 比。 在时钟抖动给定时，可以利用下面的公式计算出 ADC 的最大信噪比： 根据公式(2)，图 1 分别给出了量化位数为 12-bit 时不同时钟抖动情形下 ADC 理想信噪比和实测信噪比示意图。 由图 1可以看出时钟的抖动对 ADC 信噪比性能的恶化影响是十分明显 的，相同时种抖动情形下进入到ADC 的信号频率越高，其性能恶化就越大，同 一输入信号频率情形下，采样时钟抖动越大，则 ADC 信噪比性能恶化也越大。 对比图 1 中两个示意图可以看出实测的采样时钟抖动对ADC 信噪比性能的影响 同理论分析得到的结果是十分吻合的，这也证明了理论分析的正确性。因此，在 实际应用时不能完全依据理想的信噪比公式来选择 A/D 转换芯片，而应该参考 芯片制造商给出的实测性能曲线和所设计的采样时钟的抖动性能来合理选择适 合设计需要的 A/D 转换芯片，并留出一定的设计裕量。 图 2 一个实用的低抖动时钟产生电路 两种实用的低抖动采样时钟产生电路 时钟抖动的产生机制 直接测量时钟抖动是比较困难的，一般采用间接测量的方法，为此本节 首先给出时钟抖动的产生机制。时钟抖动是由时钟产生电路(一般是基于低相位 噪声压控振荡器的锁相环路)内部各种噪声源所引起的，例如热噪声(主要是压控 振荡器输出信号的热噪声基底)、相位噪声和杂散噪声等，理论分析表明：当所 需产生的频率较高时，相位噪声和杂散噪声对时钟抖动的恶化并不明显。 一般来说，VCO 输出级放大器的热噪声基底可以看成有限带宽的高斯 白噪声，其有效带宽大约为工作频率的两倍。当VCO 正确地调谐到需要的输出 频率时，噪声基底对抖动的影响可以用下面的公式计算： 式中 f0 是振荡器的中心频率，f 表示相对于中心频率的偏移，L(f)是在频率 偏移 f 处的相位噪声(单位是 dBc/Hz)。为了进一步改进系统的性能，人们往往 在 VCO 的输出端使用一个频率响应类似于带通滤波器的功率匹配网络，这对带 宽外的噪声有一定的衰减作用。这样，就能够利用从 0 Hz 到 f0 区间内的积分 估算最差情况下的噪声，该范围以外的噪声被大大削弱，可以忽略，因为从 0 到 f0 范围内的噪声基底是平滑的，L(f)可视为常数，于是公式(3)简化为： 故由噪声基底引起的边沿时钟抖动为： 理论上可以认为从锁相环路输出信号的相位噪声特性同 VCO 特性基本 一致，但实际的锁相电路会引入一定的噪声，而 VCO 输出放大器也会使产生的 时钟信号的相位噪声特性变差。所以在进行锁相环电路的设计时，除了选择具有 较低相位噪声的 VCO 外，还应选择具有较低噪声系数的放大器或时钟缓冲器， 并尽量将时钟产生电路与其它电路分隔开来。 基于低相位噪声 VCO 的可变采样时钟 图 2 给出了一个实用的基于低相位噪声 VCO 的低抖动可变采