基于ARM7与FPGA多路时序控制系统-FPGA模块设计-中期报告.docVIP

西安工业大学北方信息工程学院毕业设计(论文)报告 题目：基于ARM7的多路时序控制系统FPGA模块设计 院（系） 专 业 班 级 姓 名 学 号 导 师 2013年 03 月 25 日 设计（论文）进展状况本课题主要研究多路时序控制系统，其中多路时序控制系统的核心是延时仪，它是多通道、多时间范围的同步控制设备，系统以外触发信号为基准进行延时，依次输出电平信号或开关信号进行控制，主要用于多台测试设备的启动控制。上位机用来设置系统参数，通讯控制模块在的控制下,将网口信号转换成串口信号,把从上位机收到的数据送入FPGA。FPGA被触发以后，完成同步时序控制。我主要负责FPGA的外围设计，以及FPGA与ARM7的接口设计与程序设计。 基本要求如下： FPGA模块的硬件设计； (4) 利用硬件描述语言VerilogHDL语言完成FPGA模块的软件设计； (5) 完成FPGA模块的调试及与整个多路时序控制系统的联调。 2．设计进展情况 根据前期的任务安排，在这段时间内主要学习了使用rotel 99软件对FPGA的外围电路设计，对FPGA芯片EP1C12Q240C8的工作原理及硬件原理有了进一步的认识和掌握。到目前为止系统的整体结构设计已经完成部分模块介绍如下 (1) FPGA部分 在制作FPGA芯片系统整体原理图时，FPGA采用Altera公司的Cyclone系统的EP1C12Q240C8款芯片进行设计。由于FPGA芯片共有240个引脚，较多的引脚可能在原理图制作过程产生一定的不便，所以将FPGA芯片分成了四个部分，分为I/O引脚模块，部分特殊引脚模块，电源与接地引脚模块，时钟引脚模块 图I/O，ASDO：串行数据输出，连接到配置器件的ASDI管脚。 I/OnCSO：片选信号输出，连接到配置器件的nCS管脚。 图1 FPGA I/O引脚模块图FPGA特殊引脚模块DATA0：串行数据输入，连接到配置器件的串行数据输出管脚 DCLK：串行时钟输出，为配置器件提供串行时钟 nCE：下载链器件始能输入，连接到上一个器件的nCEO，下载链的最后一个器件nCE接地 nCONFIG：用户模式配置起始信号 nCEO：下载链期间始能输出在一条下载链中，当第一个器件配置完成后，此信号将始能下一个器件开始进行配置。下载链上最后一个器件的nCEO悬空 nSTATUS：配置状态信号 CONE_DONE：专用的配置状态脚 MSEL[1:0]：用于选择配置模式，00表示AS模式，10表示PS模式，01表示FAST AS模式 TCK：测试时钟信号 TDI：传输驱动程序接口 TDO：测试数据输出 TMS：传输测试器 图2 FPGA特殊引脚模块图3FPGA电源与接地引脚模块VCCINT：内核电压130nm为1.5V，90nm为1.2VVCCIO：端口电压一般为3.3V，还可以支持多种电压，5V、1.8V、1.5VVCCA_PLL ：PLL模拟电压，截止通过滤波器接到VCCINT上 GNDA_PLL PLL：模拟地 图3 FPGA电源与接地引脚模块 图4 FPGA时钟引脚模块及外部时钟FPGA与ARM7接口部分 由于FPGA与ARM7的接口电压均为3.3V电压标准，所以两个芯片接口部分的设计不需要电平转换电路。而通信方式采用了比较容易实现的串行通信，只需将RXD与TXD两根线连接起来电源部分 FPGA系统内核电压为1.5V，接口电压为3.3V电压标准。本设计采用了三端集成电压转换器LM117-3.3V和LM117-1.5V，将5V电压转换为3.3V和1.5V供FPGA使用。而电源模块中添加的电容，则是使电路达到良好的滤波效果。1管脚可以直接接地的，但是在次电路设计中1管脚接了两个电阻，其功能是使电压兼容可调。在电路中加入了一个磁珠，加入磁珠的目的除了可以滤波之外，也可以在电源接入电路之前先不焊磁珠，然后对电源的转换电压进行检验，以免直接接入芯片的电压不适合导致FPGA芯片的损坏如图5与图6所示。 图5 将5V电压转换成3.3V的FPGA接口电压 图6 将3.3V电压转换成1.5V的FPGA内核电压复位部分 本设计中采用的复位电路是比较常见的阻容复位，电路中加入按键，即为按键复位如图7所示。 图7 开关复位模块 时钟部分 本设计所使用的FPGA外部时钟电路，采用了比较常见的的晶振电路，晶振一般使用四脚晶振，电路在输出端加入了一个33Ω电阻，其33Ω电阻的功能是更好的达到阻抗匹配如图8所示。 图8 外部时钟模